由人工智慧驅動的設計應用
您知道嗎?30% 以上的半導體故障是由靜電放電(electrostatic discharge, ESD) 造成的。ESD 協會將靜電放電(ESD)定義為「高壓靜電場引發的靜電電荷快速、自發性轉移」,並會干擾電子系統的正常運行,從而造成設備故障。由靜電放電引起的損壞範圍涵蓋漏電(leakage)、短路、連接點斷裂、金屬化(metallization)熔毀、閘極氧化層破裂(gate oxide rupture)和金屬電阻器(resistor-metal)介面劣化等。由 ESD 引起晶片故障的實際範例可能包括智慧型手機產生電擊、健身追蹤器螢幕閃爍,或是自動緊急煞車系統故障。
為了能夠最大程度地減少 ESD 漏洞,半導體公司會將防護元件或電路整合至晶片中。基本上,這些元件透過建立低電阻率放電電流路徑(low-resistivity discharge current paths),防止內部電路和防護元件本身在 ESD 情況下產生損壞。雖然在正確實作時防護元件可以產生效果,但是在最新製程節點上設計可抵抗 ESD的晶片,挑戰性日益增加。事實上,工程師將數十億個電路封裝至密集的單一系統單晶片 (systems-on-chip, SoCs),剩餘可供ESD保護元件使用的區域有限,且必須謹慎佈局並經過驗證。此外,多晶粒(multi-die)系統透過處理器、記憶體和互連(interconnection)之間熱(thermal)與電氣的繁複交互作用,將導致大量新的 ESD漏洞。
請繼續閱讀本文,了解 ESD不斷演變的挑戰如何促使半導體公司,使用新一代全晶片設計工具來增強傳統靜態檢查,快速分析晶片並模擬數百萬個 ESD 瞬態突波(transient ESD surge)。
在積體電路 (integrated circuit, IC) 中,ESD 事件通常會產生 0.1-10 安培的電流,並消耗10-100 瓦特的能量。最大程度減少或防止靜電放電影響的第一步,正是設計具有 ESD防護功能的產品和組件。
表面或體積電阻大於或等於 1.0 x 1011 Ω的絕緣材料(insulative material),有助於防止和限制電子流動。同樣地,消散材料(dissipative material)在絕緣材料與導電材料之間提供電阻。根據 ESD 協會所規定,這些消散材料的表面電阻應大於或等於 1.0 x 104 Ω,但小於 1.0 x 1011 Ω,或者其體積電阻應大於或等於 1.0 x 104 Ω,但小於 1.0 x 1011 Ω。
除了絕緣材料和消散材料之外,ESD 晶載(on-chip)防護結構透過提供通往接地匯流排(bus)/電源導軌(rail)的安全 ESD 放電路徑,在屏蔽核心電路輸入、輸出和電源引腳方面發揮重要作用。這些「透明 (transparent)」防護結構一般會在系統正常作業期間維持停用狀態。當 ESD 事件發生時,防護電路會將引腳箝位(clamp)降至低電壓,並在釋放過量電流後關閉。
用於建立防護箝位的三大主要元件:
半導體公司利用人體放電模型 (human body model, HBM)、元件充電模型 (Charged Device Model, CDM) 等各種元件層級標準,來驗證晶片對ESD 瞬態突波的耐受度。如 ESD 協會所定義,HBM 代表從站立的人體模型指尖傳遞到元件的靜電。HBM 一般由 100 pF 電容(capacitor)建模,透過高壓電源經由高歐姆(Ω)電阻器(一般為百萬歐姆megohm級別)充電,並接續透過開關元件和 1.5 kW (1,500 Ω)串聯電阻器放電。標準的 HBM 波形包括 2 到 10 奈秒(ns)的上升時間、0.67 安培/千伏安(amps/kilovolts)的尖峰電流,以及200 奈秒間距(width)的雙指數衰減。
當充電元件接觸接地物體時,就會發生 CDM 事件。具體而言,元件為電荷源,會透過接地物體放電。CDM 測試程序包含將元件佈局在場效電板(field plate)上,引線(lead)朝上,接著讓元件進行充電和放電。所有引腳都會進行同樣處理,即在正負電荷充電後放電。CDM 事件是現代電路中造成 ESD 故障的主要原因。雖然持續放電時間通常小於一奈秒,但是尖峰電流可以達到數十安培,造成電壓驟降和介電崩潰(dielectric breakdown)。
半導體公司發現定期執行 CDM 測試並獲得一致結果的難度日益增加。由於 CDM 會直接受到環境影響,因此需要精確晶片和封裝基板(substrate)數據,來精準定義模擬變量。獲得這種資料並進行模擬比以往更具挑戰性,因為密集單一 SoC 通常包括數十億個電路,同時全新多晶粒系統在單一封裝的晶片之間,會引發熱與電氣繁複的交互作用。
事實上,ESD 故障可能會發生在金屬互連、ESD 元件本身,以及要防護的核心元件上。雖然金屬互連是 ESD 放電路徑的重要元素,但通常會透過手動方式、或是採用工具來進行評估;這些工具並非設計用在大型繁複晶片或在多晶粒系統上獨立模擬 CDM 電流。這就是為什麼現在半導體公司利用 ESD 全晶片工具來驗證 金屬互連、ESD 元件本身,以及核心元件在發生HBM 和 CDM 事件時的相互關連性。
ESD 全晶片工具可以突顯出有風險的設計、精準定位易受影響的元件,以及自動產出電流密度違規和高電阻路徑的報告,並執行全晶片和封裝的瞬態模擬,分析所有互連、防護元件和電感器(inductor)、電感(inductance)與電容器等元件。此外,還可以同時執行電路佈局驗證 (layout versus schematic, LVS) 前、後的無暇佈局(clean layout)分析,以快速識別與修正潛在問題。最後,分層除錯(hierarchical debugging)可以同時以宏觀和微觀層面檢視晶片設計,來提供關於ESD 漏洞的精細洞察(insight)。
由於超過三分之一的半導體故障是 ESD 事件造成的,因此迫切需要大幅度減少ESD 漏洞。有鑑於此,晶片設計人員正在將防護元件和電路整合至晶片中,來建立低電阻率放電電流路徑。雖然防護元件在正確實作時是有效的,但是當工程師將數十億個電路封裝至密集的 SoC並建立多晶粒系統時,將會產生新漏洞,使得在先進製程節點上設計具有ESD防護功能的晶片更具挑戰性。為了精準驗證 HBM 和 CDM 事件的互連、ESD 元件和核心元件,半導體公司轉而使用專為 ESD 設計的工具,從而在執行全晶片瞬態模擬和封裝的同時,全面分析所有相互關連性與元件。