SYNOPSYS USERS MEETING 2015：プログラム Implementation

Automotive関連セッション

10:00 ▼ 10:40	Silicon to Software ～‘Shift Left’! Synopsys, Inc. President & co-CEO Dr. Chi-Foon Chan 半導体からソフトウェアに至る技術開発の世界では、同時進行する二つの大きな潮流が未来を形作りつつあります。まず、ここ10年の半導体技術の進化により、低消費電力で低コストの半導体が可能となり、コンピューティング能力が大幅に向上、Internet of Things(IoT)の世界を創出しました。そして、組込みソフトウェアや各種アプリケーション・ソフトウェアの劇的な進化が、こうした新技術の展開にさらに拍車をかけています。こうした流れに乗って、“全てのモノがスマート化”する時代が幕を明けました。テクノロジ開発の面でもビジネス・モデルの面でも、この影響を免れることはできません。ハードウェア設計者やソフトウェア開発者にとっては、大きなプレッシャーがのしかかってくる時代となります。開発対象が高度に複雑化するにも関わらず、開発期間を前倒しする“シフト・レフト”を実現していかなければならないからです。本セッションでは、設計、検証、IPそしてソフトウェアの品質とセキュリティの分野での技術革新/生産性向上について概観し、半導体設計/ソフトウェア開発の両面で、“シフト・レフト”を実現する道へ皆様をいざないます。

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Silicon to Software ～‘Shift Left’!

Synopsys, Inc.
President & co-CEO
Dr. Chi-Foon Chan

半導体からソフトウェアに至る技術開発の世界では、同時進行する二つの大きな潮流が未来を形作りつつあります。まず、ここ10年の半導体技術の進化により、低消費電力で低コストの半導体が可能となり、コンピューティング能力が大幅に向上、Internet of Things(IoT)の世界を創出しました。そして、組込みソフトウェアや各種アプリケーション・ソフトウェアの劇的な進化が、こうした新技術の展開にさらに拍車をかけています。
こうした流れに乗って、“全てのモノがスマート化”する時代が幕を明けました。テクノロジ開発の面でもビジネス・モデルの面でも、この影響を免れることはできません。ハードウェア設計者やソフトウェア開発者にとっては、大きなプレッシャーがのしかかってくる時代となります。開発対象が高度に複雑化するにも関わらず、開発期間を前倒しする“シフト・レフト”を実現していかなければならないからです。
本セッションでは、設計、検証、IPそしてソフトウェアの品質とセキュリティの分野での技術革新/生産性向上について概観し、半導体設計/ソフトウェア開発の両面で、“シフト・レフト”を実現する道へ皆様をいざないます。

10:55 ▼ 11:35	IM-1 Galaxy デザイン・プラットフォーム & Design Compiler Learn セッション Galaxy デザイン・プラットフォーム使用による業界リードの最速スループットとより良いQoRの達成 Synopsys, Inc. Design Group, Product Marketing Senior Director　Saleem Haider 現在、量産中のFinFETデザインの90%以上にGalaxyデザイン・プラットフォームが適用されています。Galaxyデザイン・プラットフォームは既存のプロセスおよび先端プロセスにおいても難易度の高い先進のデザインを可能にし、デジタルおよびカスタムデザインのインプリメンテーション設計に対して包括的なソリューションをご提供します。本セッションでは、Galaxyデザイン・プラットフォームを構成する主要製品の最新技術情報ならびにお客様の成功事例をご紹介します。 Design Compiler プロダクト・ファミリ最新機能のご紹介日本シノプシス合同会社技術本部インプリメンテーション担当シニア・スタッフ・アプリケーション・コンサルタント　芹澤祐介現在、回路設計はPerformance、Power、Area (PPA) 向上に対する課題だけでなく、設計期間やコストのさらなる短縮、削減も非常に重要な課題として挙げられています。これらの複雑な課題に対する迅速なソリューションとして皆さまの設計に広くお使いいただいているDesign Compilerプロダクト・ファミリーでは、設計初期段階のフィジビリティにおけるさらなる予測精度の向上や、Dynamic Powerの削減に有効なMultibit Register Banking、そしてRTLクロスプロービング機能の拡充等、お客さまの設計に有効なツールのエンハンスを常に行っています。本セッションでは、お客さまが実設計にすぐに適用可能な新機能などを始めとした、Design Compilerプロダクト・ファミリーの最新情報をご紹介します。 QoR を改善するためのデータパス・リタイミングの活用～Design Compilerの先進的なテクノロジとメソドロジカシオ計算機株式会社研究開発センター第二開発部 24開発室鳥越真志様これまでのリタイミングの機能は、タイミングがどうしてもMETできない場合の最終手段として使用されることが主流でした。しかしながら、最新バージョンのDesign Compilerでは、リタイミングの性能が急激に上がり、人手では到達できないQoRを実現できるようになりました。そこで弊社では、このリタイミングの機能を最初から使用することを前提に設計し、デザインのQoRを向上させる取組みを行っています。本セッションでは、リタイミングをどのようにして使っていくのか、どのようなデザインに適用するのか、メリット、デメリットなど、具体的な事例を通して詳細にご説明します。新規開発セルを使ったローパワー設計メソドロジとその適用事例株式会社東芝ミックスドシグナルIC事業部設計技術開発部設計メソドロジー開発担当参事　面谷圭二様近年LSI設計におけるローパワー化の重要度がますます高まっており、さらなるパワー削減のため、新たな技術開発が求められています。東芝では、SR-FF(State Retention FF)、MBFF(Multibit FF)、両者を組み合わせたSR-MBFFなどの新規セルを開発するとともに、シノプシス社と協力し、Design Compiler / IC Compilerを中心とする設計メソドロジの開発を行ないました。これにより、従来技術を超えるローパワー化を実現することができました。本発表では、新設計メソドロジの概要と適用事例の紹介を行ないます。
11:40 ▼ 12:20		IM-2 シノプシスオートモーティブ・テストソリューション Synopsys, Inc. Design Group, Test Automation Principal Engineer　Adam Cron オートモーティブIC開発に携わる設計者は、しばしばテストに対する難しい要求に直面します。オートモーティブ用に使われるデバイスは、低いDPPMを確実にするために非常に高い欠陥検出を行う必要があります。また、自動車用機能安全規格ISO26262に準拠したin-system self-testも不可欠です。もしそのアプリケーションが安全性重視でなかった場合でも、ミックスド・シグナル・デザインでよくあるケースのように少ないテストピンであったり、デジタル・ロジックが小さい場合でも費用効果の高い製造テストを迅速に実行できなくてはなりません。本セッションでは、デジタルおよびミックスド・シグナルのオートモーティブ・デザインのための、低DPPM、低コスト、およびセルフテストへの取り組みについて、シノプシスのDFTMAXおよびTetraMAXでの最新情報をご紹介します。
12:30 ▼ 14:00	L-1 設計生産性を向上させる、先進のサインオフ技術株式会社メガチップス LSI事業本部設計部 1課主任　夏井陽平様株式会社ソシオネクスト SoC設計統括部　第一設計部マネージャー　大橋貴子様東芝マイクロエレクトロニクス株式会社デザイン＆インプリメンテーション統括部デザイン＆EDAソリューション開発部設計自動化技術開発担当森田祐司様 Synopsys, Inc. PrimeTime R&D VP　Jacob Avidan PrimeTimeユーザーのためのイベントPT-SIG、今年も開催します！本ランチ・セッションは、PrimeTimeユーザー、そして、STAの分野に興味をお持ちの方々に、タイミング解析の最新技術をご紹介することを目的としています。今年のテーマはタイミング・クロージャー。シノプシスからは、設計生産性を向上し、タイミング・クロージャーのスループットを５倍に高める革新的なテクノロジをご紹介します。また、Galaxy デザイン・プラットフォームのツールによるタイミング・クロージャー・フローを実設計に適用されている株式会社メガチップス様、株式会社ソシオネクスト様から適用事例をご発表いただきます。イベントの後半には　株式会社東芝様にもパネリストとして登壇していただき、発表者の方とのQ&Aセッションにて、技術の細部を浮き彫にしていきます。JSNUGにご来場の皆さま、是非PT-SIGにもお立ち寄りください。
14:05 ▼ 14:45	IM-4 All Synopsys DFT flow環境構築事例の紹介株式会社メガチップス LSI事業本部設計部 1課小島大海様株式会社メガチップスは、製品の仕様策定・論理設計から物理設計、生産、品質まで一貫したサポート体制を敷き、開発製品の実現に最適なソリューションを提供します。その中でもDFTにおいて高いクオリティを維持したまま、コスト・デリバリーの改善が必要と考え、シノプシス社の全面ご協力のもと、Memory BIST・SCAN・JTAG、そしてATPG等のDFTステップ最適化を行いました。また、仕様書・RTL・Gateレベル・インターフェイスへの対応、Block AbstractionモデルやCTLを用いた大規模階層設計、Physical情報を考慮したDFT挿入など、お客様ニーズへの柔軟な対応も実現しました。本セッションでは、DFT環境構築を行った際の事例・効果、および今後の課題をご紹介します。
14:50 ▼ 15:30	IM-5 PrimeRail Learn セッション PrimeRailを用いたサインオフ・レール解析環境"PRIDE"の開発と製品適用実績株式会社東芝セミコンダクター＆ストレージ社ミックスドシグナルIC事業部設計技術開発部主務　小島直仁様東芝は、このたびPrimeRailをサインオフ・レール解析ツールとして採用しました。PrimeRailのICC/Galaxyフローとの高い親和性、および高速かつ高精度なレール解析機能の導入により、設計初期から最終サインオフに至る電源配線設計の効率化を達成しました。また、PrimeRailでサインオフ精度を確保するにあたり、新規デザインキット"PRIDE"を開発しました。PRIDEとPrimeRailを組み合わせることで、東芝が展開する広範囲なテクノロジ・ノードの製品において、サインオフ・レール解析を容易に実現できます。本発表では、PRIDE の概要、製品適用実績と今後の展開についてご紹介します。 PrimeRailの高精度なレール解析により、デザイン・クロージャまでの期間を短縮！日本シノプシス合同会社技術本部フィジカルデザイン担当シニア・アプリケーション・コンサルタント　芝直志業界が認めるサインオフ・テクノロジをもとに構築されたPrimeRailは、IC Compilerとシームレスに統合されており、インプリメンテーション中にパワーやレールの解析/最適化を素早く実行する環境をご提供します。最終ステージでの予期せぬECOを回避し、ターンアラウンド・タイムを短縮することができます。業界最高峰の性能と幅広い設計(マルチ・ドメイン、マルチ・ボルテージ、階層設計など)に対応するフルチップ解析機能は、定められた期間内に満足の行くサインオフを実現するために必要な性能をご提供します。
15:30 ▼ 15:50	Coffee Break - コーヒーブレイク
15:50 ▼ 16:30	IM-6 SoCの信頼性向上手法～IC Validator(Extended ERC)が広げるデジタル・アナログ検証株式会社ソシオネクスト共通テクノロジ開発統括部第四設計技術部高橋和彦様シノプシス社のIC Validator(以下ICV)では、当社でサインオフとして採用しているICVによるDRC/LVSに加えて、 Extended ERCの機能を使うことで回路トポロジに応じたチェックを行うことができるようになりました。当社では、この回路トポロジのチェックと、回路トポロジを元にしたレイアウト図形のチェック環境を開発してきました。開発したチェッカーを製品へ適用することで、製品の品質向上を行うことができました。今回は、開発した検証ルールの中から2つの事例をご紹介します。 1) アナログ回路のレイアウト対称性チェック 2) ESD放電経路の電流密度チェック
16:35 ▼ 18:00	IM-7 IC Compiler II : 製品の市場投入を10倍のパワーで加速先進デザインへのIC Compiler II適用により10倍のパワーを発揮可能に！！ Synopsys, Inc. Design Group R&D Group Director　Thomas Andersen IC Compiler IIは、発表以来インプリメントの常識を変えるほどのメリットを全世界のレイアウト設計者へご提供してまいりました。このセッションでは、IC Compiler IIの開発に携わったシノプシスのキー・テクノロジストが自ら、IC Compiler IIが持つ革新的なテクノロジが先進のデザインに対して、いかに最高の生産性とベストQoRを可能にするのかをご説明します。 IC Compiler IIを利用した設計環境TachyonDSの開発および製品適用事例東芝マイクロエレクトロニクス株式会社デザイン＆インプリメンテーション統括部デザイン＆EDAソリューション開発部設計自動化技術開発担当　藤原新太郎様近年のプロセス微細化に伴い、大規模かつ低消費電力のSoCレイアウトは設計期間の増大が課題となっており、東芝では継続的な設計効率向上、TAT短縮、PPA向上に取り組んでまいりました。その一環として、高速なインプリメンテーションが可能となるIC Compiler IIを利用した設計環境Tachyonデザインシステム(Tachyon-DS)を開発しました。Tachyon-DSは、東芝が長年運用してきたIC Compiler設計環境Orion-DKの有効機能を継承し、高速なIC Compiler IIの特徴を利用した全く新しいスタイルの設計環境です。これにより、大幅な設計期間の短縮(X5以上)を実現するとともに、設計PPAの向上を達成しました。本発表では、Tachyon-DSの概要、製品適用事例と今後の課題についてご紹介します。ルネサスMCU製品へのIC Compiler II適用事例ルネサスシステムデザイン株式会社第一要素技術事業部チップソリューション部技師　成富宣秀様最先端のMCU製品では大規模・多機能化、および複雑なフロアプラン、多電源対応等によってP&R期間増大が顕著になってきています。この問題を解決するためにルネサスでは、シノプシス社の協力のもと、IC Compilerに比べて処理速度が5倍、必要メモリー容量1/2といわれるIC Compiler IIへの移行に取り組んでいます。本発表では、最先端MCU製品へのIC Compiler IIの適用事例、特に、IC CompilerからIC Compiler IIへ移行する際の留意点などをご紹介します。

Galaxy デザイン・プラットフォーム使用による業界リードの最速スループットとより良いQoRの達成

Design Compiler プロダクト・ファミリ 最新機能のご紹介

QoR を改善するためのデータパス・リタイミングの活用 ～Design Compilerの先進的なテクノロジとメソドロジ

新規開発セルを使ったローパワー設計メソドロジとその適用事例

PrimeRailを用いたサインオフ・レール解析環境"PRIDE"の開発と製品適用実績

PrimeRailの高精度なレール解析により、デザイン・クロージャまでの期間を短縮！

先進デザインへのIC Compiler II適用により10倍のパワーを発揮可能に！！

IC Compiler IIを利用した設計環境TachyonDSの開発および製品適用事例

ルネサスMCU製品へのIC Compiler II適用事例

Design Compiler プロダクト・ファミリ最新機能のご紹介

QoR を改善するためのデータパス・リタイミングの活用～Design Compilerの先進的なテクノロジとメソドロジ