Platform Architect

マルチコア・システムのハードウェア/ソフトウェア分割と最適化
マルチコア最適化テクノロジを搭載したPlatform Architectでは、最終製品のタスクドリブンのワークロード・モデルを作成し、早期段階でアーキテクチャ解析を行うことができます。

• 汎用タスク・モデルを使用して「タスクグラフ」と呼ばれるアプリケーションのSystemCパフォーマンス・モデルを容易に作成可能
• タスクグラフを使用して並列アプリケーション・タスクのパフォーマンス・ワークロードをVPU（Virtual Processing Unit）のタスクドリブン・トラフィック・ジェネレータにマッピング
• シミュレーションとタスク解析を実行し、アプリケーション・ソフトウェアが利用可能になる前にハードウェア/ソフトウェア分割を最適化してシステム・パフォーマンスの最大化が可能
• タスクグラフはタスクドリブン・トラフィック・ジェネレータとして完全に再利用でき、トレース・ドリブン・トラフィック・ジェネレータと組み合わせてインターコネクトおよびメモリー・サブシステムの性能最適化が可能

トレース・ドリブン・トラフィック・ジェネレータを利用したインターコネクトおよびメモリー・サブシステムのパフォーマンス最適化
トレース・ドリブン・トラフィック・ジェネレータは、特にバックボーンのSoCインターコネクトとグローバル・メモリー・サブシステムの最適化とパフォーマンス検証に関連するアーキテクチャ設計の課題に対処できるように設計されています。

• トラフィック・ジェネレータを用いてダイナミック・アプリケーション・ワークロードをモデリングし、ソフトウェアが利用可能になる前の早期段階でシステム・パフォーマンスを計測
• シミュレーションでパラメータ・スイープを実行して解析データを収集し、あらゆるアーキテクチャ構成についてすべてのトラフィック・シナリオを検討
• トランザクション・トレースや統計的解析結果をグラフィカルに表示する強力な可視化ツールを利用して、ボトルネックを発見し、その原因をつきとめ、 個々のパラメータ（または複数のパラメータの組み合わせ）がシステム・パフォーマンスや消費電力に与える影響を調査
• こうして得られた実行可能な仕様を用いて、あらゆる動作条件下でSoCのすべてのコンポーネントのレイテンシー、帯域幅、消費電力の要件を満たせるSoCインターコネクトとメモリー・サブシステムを適切にサイジング

プロセッサ・モデルとパフォーマンス・クリティカルなソフトウェアを使用したハードウェア/ソフトウェア・ パフォーマンス検証
アーキテクチャ検討が完了したら、トレース・ドリブンとタスク・ドリブンのトラフィック・ジェネレータをサイクル精度のプロセッサ・モデルで置き換えてアーキテクチャ候補のモデルをさらに洗練します。

• これにより、アーキテクチャ開発者は利用可能なパフォーマンス・クリティカル・ソフトウェアを使用してアーキテクチャ候補の検証を実行可能
• ソフトウェアとハードウェアの解析結果を同時に表示すると独自のシステムレベルの可視性が向上し、パフォーマンスと消費電力の測定や目標達成の確認も容易