시높시스의 전체 EDA플로우, 최초로 삼성 파운드리의 4LPP 공정 인증

2021년 11월 17일, 캘리포니아주 마운틴뷰 --

주요내용

·         처리속도가 빠르고 전력 효율적인 칩을 반도체업체에서 설계 및 생산할 수 있도록 지원하는 삼성 파운드리의 포괄적인 기술 로드맵의 일환인 4LPP 공정에 대해 시높시스의 Fusion Design Platform과 Custom Design Platform이 최초로 인증

·         최신 4LPP 공정의 향상된 기술이 반영되어 수천억 개의 트랜지스터에 대한 미세화를 제공하는 삼성 파운드리의 MDI(Multi-Die Integration) 공정에 대해 시높시스 3DIC Compiler 검증 완료

·      4LPP 공정을 위한 시높시스의 DesignWare IP는 집적 리스크를 최소화하며 짧은 지연시간, 최대 전력 효율, 고대역폭 제공

시높시스(나스닥 : SNPS)는 자사의 전체 EDA(반도체 설계 자동화) 플로우가 삼성 파운드리의 4LPP(4nm Low Power Plus) 신규 공정에 대해 인증되었다고 금일 발표하며, 전력 효율적인 첨단 노드 칩 개발을 향한 의지를 증명했다. 현재 사용가능한 4LPP 공정은 삼성 파운드리 고유의 FinFET 기술이 가장 최근에 적용된 것으로 HPC(고성능 컴퓨팅), AI, 5G 인프라 등 현재 수요가 가장 많은 애플리케이션을 지원하는SOC를 위해 칩 밀도, 성능, 전력소비를 개선한다.      

삼성 파운드리의 4LPP 공정에 대해 인증된 시높시스의 솔루션은 디지털, 아날로그, 혼합 신호의 전체적인 구현 및 사인오프 플로우를 포함한다. 뿐만 아니라, 양사의 협력을 통해 4LPP 기술이 입증된 삼성 파운드리의 MDI™(Multi-Die Integration) 공정에서 시높시스의 3DIC Compiler 솔루션이 사용 가능해졌다. 3DIC Compiler는 초기 설계 단계 부터 사인오프까지 전체적인 3D 솔루션으로 수천억 개 트랜지스터로 인한 복잡성을 관리하고 실리콘 1mm³ 당 PPA(전력소비·성능·면적)를 최적화한다. 또한, 시높시스는 4LPP 공정에서 개발되는 칩을 위해 짧은 지연시간, 고대역폭, 전력 효율을 달성하는 DesignWare® Foundation IP 및 Interface IP의 포트폴리오를 개발하고 있다.

삼성전자 파운드리사업부 디자인 테크놀로지팀의 김상윤 상무는 “삼성 파운드리의 4LPP 공정에 시높시스의 전체 EDA 플로우가 잘 준비되도록 양사가 긴밀하게 협력했고, 삼성 파운드리는 이에 대해 기쁘게 생각한다”며 “앞으로 3nm GAA(gate-all-around) 공정 등 신규 기술 로드맵을 더욱 발전시켜 나가는데 있어 시높시스는 신규 노드가 가능해지도록 패스파인딩을 위해 함께 노력을 경주할 수 있는 이상적인 파트너사”라고 밝혔다.

SAFE-QEDA 프로그램을 통해 4LPP 공정에 대해 최초로 전체 플로우 인증을 획득한 EDA 업체로서 시높시스는 리스크를 최소화하고 수행시간과 비용을 절감하여 고객의 원활한 도입 과정을 앞당길 준비가 되어있다. SAFE-QEDA는 신규 노드 도입의 리스크를 완화하기 위한 프로그램이다.

시높시스 실리콘 리얼라이제이션 그룹의 샹커 크리슈나무티(Shankar Krishnamoorthy) 총괄 임원은 “양사의 긴밀한 협력을 통해 HPC(고성능 컴퓨팅), AI 액셀러레이터, AR/VR 등 수요가 많은 애플리케이션 분야에서 혁신을 추진하기 위해 지속적으로 기술 개발을 가속화하고 있다”며 “자사 플랫폼이 삼성 파운드리의 4LPP 공정에 인증됨으로써 최고 수준의 칩 상호연결성과 설계 강건성을 확보하여 반도체업체가 최상의 PPA 및 수행시간 단축을 실현할 수 있도록 한다”고 설명했다.

인증된 플로우에 포함된 시높시스의 디지털 설계 솔루션은 Fusion Design Platform™을 기반으로 한다. 머신러닝이 가능한 Fusion Design Platform은 설계부터 칩에 이르기까지 전체 주기에 걸쳐 단일 데이터 모델을 제공하여 혁신적이고 초융합적인 설계 도출을 가속화한다. 본 플로우에 포함된 디지털 설계 솔루션은 다음과 같다. 

·         시높시스 Fusion Compiler™ RTL부터 GDSII까지의 디지털 구현 솔루션

·         시높시스 IC Compiler™ II 배치 및 배선(place-and-route) 솔루션

·         시높시스 3DIC Compiler 탐색부터 사인오프까지의 3D 통합 솔루션

·         시높시스 Design Compiler® Graphical 합성 솔루션

·         시높시스 Design Compiler NXT RTL 합성 솔루션

·         시높시스 TestMAX DFT 첨단 테스트용 설계(DFT) 솔루션

·         시높시스 TestMAX ATPG 첨단 패턴 형성 솔루션

·         시높시스 StarRC™ 골든 사인오프 기생성분 추출 솔루션

·         시높시스 PrimeTime® 정적 시간 분석(STA) 솔루션  

·         시높시스 PrimePower RTL부터 사인오프까지의 전력 분석 솔루션  

·         시높시스 IC Validator™ 물리적 검증 솔루션

인증된 플로우에 포함된 시높시스의 주문형 디자인 솔루션은 Custom Design Platform을 기반으로 한다. 해당 플랫폼에는 PrimeSim™ Continuum 시뮬레이션 솔루션이 포함되어 아날로그 및 혼합 신호 설계를 위한 통합된 디자인 및 검증 툴 세트를 제공한다. PrimeSim Continuum 솔루션에는 PrimeSim HSPICE, PrimeSim SPICE, PrimeSim Pro, PrimeSim XA 시뮬레이터가 포함된다. 본 플로우에 포함된 그 외 솔루션은 다음과 같다.

·         시높시스 PrimeSim EMIR 트랜지스터별 전력 사인오프를 위한 분석 솔루션

·         시높시스 Custom Compiler™ 전체적인 맞춤형 아날로그 및 맞춤형 디지털 및 혼합 신호 IC를 위한 설계 환경

·         시높시스 SiliconSmart® 셀, I/O, 메모리 특성화 솔루션

·         시높시스 PrimeLib 라이브러리 특성화 및 검증을 위한 통합 솔루션

또한, 시높시스는 삼성의 4LPP 공정을 위해 DesignWare IP 포트폴리오를 개발하고 있으며 다음과 같다.

·         시높시스 PCI Express® 5.0 및 25G Ethernet이 포함된 Multi-Protocol 32G PHY IP

·         시높시스 TCAM을 포함한 임베디드 메모리

·         시높시스 로직 라이브러리​

·         시높시스 범용 I/O (GPIO)​

·         시높시스 고성능 코어(HPC) 설계 키트

2021 Samsung SAFE 포럼

사신 가지(Sassine Ghazi) 시높시스 사장 겸 최고운영책임자(COO)는 11월 17일 ‘2021 삼성 SAFE™(Samsung Advanced Foundry Ecosystem) 포럼’에서 기조 연설을 한다. 본 행사에는 시높시스의 전문가들도 여러 기술관련 발표를 할 예정이다. 더 자세한 내용은 https://www.synopsys.com/events/samsung-safe.html 참조.

시높시스 소개

시높시스(나스닥 : SNPS)는 일상에 필요한 전자제품 및 소프트웨어 애플리케이션을 개발하는 혁신 기업을 위한 Silicon to Software™(실리콘에서 소프트웨어까지) 파트너다. 세계 15대 소프트웨어 기업인 시높시스는 EDA(반도체 설계 자동화) 및 반도체 IP에 있어 글로벌 리더로서 오랜 역사를 가지고 있으며, 소프트웨어 보안 및 품질 솔루션에서 주도권을 확대해 나가고 있다. 첨단 반도체를 만드는 SoC(시스템 온 칩) 설계 업체에서 최상의 보안 및 품질이 요구되는 애플리케이션을 만드는 소프트웨어 개발 업체에 이르기까지, 시높시스는 혁신적이고 보안이 확보된 고품질의 제품 출시에 필요한 솔루션을 보유하고 있다. 더 자세한 내용은 www.synopsys.com 참조.   

시높시스 편집자 연락처

Simone Souza
Synopsys, Inc.
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