万亿个晶体管+埃米级设计，新型芯片系统需要AI

Guanyi Wang

Feb 14, 2023 / 1 min read

Table of Contents

AI推动对新芯片架构发展
进入埃米时代芯片系统才是解决之道
构建包含万亿个晶体管的埃米级设计需要什么？
采用整体性方法来处理系统复杂性

我们的工作和生活已经相当智能了，但追求更智能的脚步永远不会停下……所以，究竟要怎样才能变得更智能呢？如今的芯片能帮助我们完成这项任务吗？

答案是：能！在聪明的开发者不断创新改变世界的同时，EDA专家也在幕后努力忙碌着攻克重大技术挑战。本文将讨论半导体和系统设计行业需要怎么做才能在未来十年继续推动创新。

AI推动对新芯片架构发展

回看2012年，当时卷积神经网络（CNN）的概念很火，当时一个现成的高端台式机显卡可拥有每秒1.6万亿次的运算能力来加速CNN。如今，凭借ML加速器和功能非常强大的AI处理器，我们正在进入ExaFLOPS级领域（Exaflops超级计算机是每秒浮点运算可达一百亿亿次的超级计算机，也被称为顶级超级计算机），其中那些AI处理器拥有数十万个针对AI优化的内核来处理大型语言模型（LLM）。

这些Transformer神经网络非常庞大，涵盖数千亿个参数，经过训练后还可用来撰写文案、回答问题以及处理语言翻译等工作。它们还刺激了对领域专用架构的需求，并突出了软硬件协同优化对于未来实现可扩展的AI系统的重要性。

考虑到ML模型的快速发展，开发者们并不需要对底层硬件进行大幅改进。但在AI时代，性能需要每六个月就要翻一番才能跟上时代发展步伐，摩尔定律与之相比其实已经远远落后，特别是在处理LLM方面更是如此。

随着摩尔定律趋近极限，芯片设计行业也面临着重重挑战：

处理能力挑战：限制了训练计算量的扩展
内存挑战：参数数量增长速度远远超过了本地内存的扩展速度
带宽挑战：硬件远远超过了内存和互连带宽

芯片制造正在接近极限尺寸，密度增加预计将随着成本的上涨而放缓。从单位产量成本的角度来看，转向采用更大的芯片尺寸并不能解决问题。

I/O限制正在成为另一个制约因素，近年来，晶粒间互连方面的改善成效甚微。不过高密度集成和封装技术的进步，包括3D堆叠技术，都在帮助突破这些技术瓶颈，并为新的系统设计架构铺平道路，让电子行业在下个十年里能不断创新。

进入埃米时代芯片系统才是解决之道

未来将进入埃米时代。片上系统（SoC）需要发展成芯片系统，即高度异质的Multi-Die系统。到2030年，一个用于计算密集型应用的典型系统将包括：多个芯片（有些相互堆叠）、计算资源、内存，并且这些都位于同一个封装内。随着先进工艺节点的单位产量成本上升，该策略使设计团队能够为子系统逐一决定每个功能应采用哪种工艺技术，从而实现其整体的系统性能和成本目标。

构建包含万亿个晶体管的埃米级设计需要什么？

埃米级谈论的是工艺技术的复杂性，而万亿则涉及到功能的规模。要满足这两个方面的需求，首先需要重新思考构建此类系统的整体设计方法，同时还要以更经济高效的方式提供出色的功耗、性能和面积（PPA）。为此，需要在单个晶粒层面和整个Multi-Die系统设计层面采用AI驱动的强大超融合技术。

虽然芯片设计的这一演变是由基于AI的应用以及超大规模数据中心和网络市场推动的，但很明显，在帮助改进这些Multi-Die系统的设计方法方面，AI的使用本身将是不可或缺的。将先进智能集成到设计和验证流程中正在迅速成为未来的发展方向。超融合设计的成功离不开一个融合流程，该流程将融合从RTL到GDSII的所有环节，并通过智能搜索空间优化和ML驱动的大数据设计分析得到增强。

采用整体性方法来处理系统复杂性

纵观全球半导体行业的发展轨迹，Multi-Die系统设计显然将在未来几年内大幅增长。虽然Multi-Die系统的设计流程目前还是相互脱节的，但为了迎接系统设计新时代，新思科技正在加大对Multi-Die技术的投资。

我们的全栈EDA方法采用灵活且可扩展的集成解决方案，从架构探索到设计、分析和签核均有涉及，能够实现Multi-Die/封装的协同设计。我们用于测试、验证和芯片生命周期管理（SLM）的Multi-Die解决方案具有智能功能，可以加快大规模的设计收敛，从而实现可靠、安全的运行。我们广泛的IP产品组合能够实现高带宽、低延迟，并可以将所有重要的部分联系在一起。

一直以来，半导体行业都是由单片SoC主导，如今单片SoC设计正在为万亿晶体管级设计让路。这些Multi-Die系统的加入需要全面探索，以及支持所有设计风格的能力和规模。虽然这个要求很高，但新思科技已经跃跃欲试，我们将继续帮助开发者定义和提供影响市场的独特产品。