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随着数字需求的不断加速，向 224GEthernet 的过渡变得至关重要。本文探讨了经过硅验证的 224G 以太网 PHY IP 如何推动高性能计算的未来。224G 以太网 PHY IP 可能是迄今为止最复杂的混合信号 IP，为处理不断增加的带宽、更低的延迟、更高的密度和更低的功耗提供了平衡的解决方案。本文深入探讨了精细化的设计技术、创新的架构和先进的数字信号处理，及其是如何提供实现 224G SerDes 所需的高性能、高效能和向后兼容性。
高速数据传输的需求正在飙升，对太比特以太网的需求是真实存在的。互联网数据中心 (IDC)预测，到 2025 年，全球数据的总和将达到 175 ZB。这是万亿千兆字节乘以 175！这种新兴需求可归因于对更高带宽、更低延迟、更高密度和更低功率日益增长的需求，所有这些都是当今复杂技术基础设施的关键属性。这种对卓越带宽和性能的不懈追求推动了对 224G 的需求。
“如果能够将 175ZB 存储到 BluRay 光盘上，那么就会得到一堆可以让你登月 23 次的光盘。” - IDC 高级副总裁 David Reinsel
224GbE 的必要性
SerDes 技术的核心在于其能够通过串行链路发送和接收数据 - 随着带宽需求的增加，这项任务变得越来越具有挑战性。这是系统日益复杂与可以处理的有限数量的功率和空间之间的一场持久战。在这方面，224G 以太网成为市场的答案，凭借最快的速度满足了市场对带宽的渴求。
尽管面临多种挑战，例如日益增加的设计复杂性、功耗约束以及对复杂调制方案的需求，但提供 224G 解决方案的重要性再怎么强调都不为过。图 1 显示了 IP Nest 预计 2023 年将有三到五款 224G 设计开始启动，首批部署预计将在 2026 年左右出现。当我们谈到对 224G 以太网的需求时，确定其早期采用者同样重要。224G 的最初采用和应用将在于重定时器和变速器、交换机、AI 扩展、光学模块、IO 三叉和现场可编程门阵列 (FPGA)。
图 1： IP Nest 对 2020 年至 2026 年 SerDes IP 许可证的预测表明 224G 以太网 PHY IP 的趋势不断增强
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224GbE 需要更高的性能和更低的每比特功率
224G 的旅程充满了独有的一系列挑战和要求。特别是，新标准提出了卓越性能和更低每比特功率的要求。这种需求主要是由于从 112G 到 224G 的过渡导致奈奎斯特频率翻倍至 56 千兆赫兹。
图 2： 功率与性能权衡的分散市场
如图 2 所示，该领域的功耗和性能之间的权衡呈现出分散的市场格局。112G 以太网建立了多个信道和距离类型，我们预计这一趋势将延续至 224G 领域。目前，224G 开发重点主要针对附件单元接口 (AUI) 和芯片到模块通道。112G 和 224G SerDes 之间的信号损耗对比揭示了有趣的见解。随着奈奎斯特频率翻倍，224G 面临着为给定信道或距离类型提供更高性能的挑战。224G 的引入不仅意味着数据传输速率的飞跃，而且还需要在克服信号丢失和降低功耗方面取得实质性进展。
速度翻倍伴随着复杂性的对数增长
图 3： 从 NRZ 到 PAM-4 的过渡
随着我们从 112G 过渡到 224G，对奈奎斯特速度翻倍的追求带来了复杂性的对数增长。当我们回看时，这一事实变得更加明显。例如，对于不归零 (NRZ) 模拟型 SerDes，为以太网建立的最大速度约为 28G 或 14G 奈奎斯特。即使我们从 NRZ 过渡到具有 56 个 PHY 的 4 级脉冲幅度调制 (PAM4)，这种现状仍然存在。然而，随着之后向 112G 和如今的 224G 转变，奈奎斯特的速度翻了两番，达到了 56 千兆赫兹。
半导体物理学无法跟上不断增大的串行链路吞吐量需求的步伐
如此高的速度带来了相当大的挑战。在 3nm 和 5nm 制造技术的进步与不断增长的带宽要求之间，存在明显的不成比例的情况。封装连接器和通道技术也没有取得太大进展。随着奈奎斯特频率的增加，链路损耗攀升，并且与面板可插拔件的物理距离没有减小，反射与光标之间的距离则翻倍。隔离技术的进步不足也导致了串扰的加剧。因此，从 112G 到 224G SerDes 的飞跃不仅使复杂性翻倍；它使复杂性激增，在 224G 下达到类似的性能水平需要比上一代高大约五倍的复杂性。
现实：探索 Synopsys 224G 以太网 PHY IP
图 4： 224G SerDes 架构的高层次图展示了减少寄生参数和实现带宽最大化所需的最小 AFE 电路
需要使用精细调整的架构方法，才能在 224G 的高速形势中游刃有余。该架构依赖于三个关键组件共同在性能、能效和面积优化之间取得平衡。
- 最小化模拟前端：第一个组件围绕着最小化模拟前端，以减轻寄生参数并实现高带宽前端。通过采用更少、更高效的晶体管，我们专注于以最少的组件提取最大功能。
- 大规模并行性：第二个方面是在整个系统中引入大规模并行性，这对于高效处理高速数据而言是必要属性。这种并行性扩展到模数转换器 (ADC) 和数模转换器 (DAC) 的 rank 和 bank，并渗透到以较低速度运行但具有多个相位的整个时钟结构。
- 数字域并行性：最后，这种方法也被复制到数字领域。并行性集成到最大似然序列检测 (MLSD)、前馈均衡 (FFE) 和决策反馈均衡 (DFE) 系统中，这些系统也以更低的速度运行。
严格的设计灵敏度分析
高效设计 224G PHY 需要对每个电路损伤进行严格的灵敏度分析。这是一种微妙的平衡行为：既要确保每个电路损伤都符合性能目标，又不会导致过度设计，给功率、面积、延迟和成本带来负担。这种方法涉及设定限值，以确保在不过度设计的情况下实现最大值。例如，如果我们可以通过 7 位 ADC 实现必要的性能，则无需以牺牲功率和面积为代价来使用 8 位或 9 位 ADC 进行过度设计。这一精细化的过程包含 50 多个损伤的广泛列表，主要目标不仅要实现性能目标，还要优化功耗、面积和延迟。
针对大规模信道库的验证
图 5：信道幅值响应与频率
Synopsys 224G 以太网 PHY IP 的设计经过了 50 多个信道的广泛库的严格验证，这些信道是从各种客户和生态系统合作伙伴那里积累的多样化集合。这些信道范围广泛，损耗介于 8dB 至 45dB 之间。通过重叠这些信道的幅值响应，我们可以有效地优化设计，在系统的模拟和数字信号处理 (DSP) 部分之间实现完美的平衡。此方法允许模拟组件执行繁重工作，然后利用数字辅助技术进行进一步改进。集成了额外的前向纠错 (FEC) 层，以确保误码率 (BER) 接近零。这个强大的过程，加上对错误性质的理解（无论是确定性的、随机的还是突发的），使得部署能够有效纠正这些错误的 FEC 技术成为可能。
利用高级 DSP 实现
图 6：高级 DSP 实现
我们的 224G 以太网 PHY IP 采用了多种数字辅助技术，其中最突出的是最大似然序列检测 (MLSD)，它可以带来卓越的抗扰性。MLSD 利用所接收数据流中的固有相关性，采用序列检测来增强抗扰性。这种相关性可能源于发射器和接收器中的编码和解码过程，也可能来自信道带宽。相关性本质上的作用是在输出中产生 MLSD 响应水平的排列。如果序列中存在错误，MLSD 会从 MLSD 数据保留创建的所有有效排列中搜索最可能接收的序列，从而识别最可能传输的序列。
经过硅验证，具有广泛的生态系统互操作性
图 7：Synopsys 224G 以太网 PHY IP，以 224Gbps 显示 TX PAM-4 眼图
使用经过硅验证的 Synopsys 224G 以太网 PHY IP 达到 1.6T
毫无疑问，224G 是难啃的硬骨头。设计余量非常紧张，使得单个模拟模块的优化变得至关重要，同时还要敏锐关注减少损伤。该任务需要在设计满足性能的同时控制延迟、功耗和面积。过度设计不是一种选择。新颖而简单的模拟架构对于最大程度提升带宽和减少寄生参数必不可少。这意味着采用更少的晶体管来高效且有效地完成实际工作，其中包括 AFE、PLL、ESD、T-Coils、PMIX 和 ADC/DAC 等元素。在设计中落实高度并行性是必须的，但所有内容都需要准确地重新校准和重新对齐。这一要求意味着在架构、电路和布局等各个层面上，细致的设计关注都至关重要。
当我们开启这个令人兴奋的新数据传输速率时代时，很明显，224G 不再是一个遥远的愿景，而是一个有形的现实。啃下这块硬骨头需要精心的设计、创新的架构和战略优化共同发挥作用。我们经过硅验证的 224G 以太网 PHY IP 有望继续推动高速数据传输的未来，并不断突破可能性的界限。
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