CXL：加速器链路如何引发内存革命

CXL 1.0 规范发布时，将 FLIT（流量控制单元）的概念引入了 PCIe 领域。 使用 PCIe 5.0 规范引入的备用协议协商功能，两个 PCIe 链路合作伙伴继续执行原本正常的 PCIe 链路协商序列，但它们最终不是进入 PCIe“L0”状态，而是进入 CXL 模式并开始交换 CXL FLIT。 由于其专注于以主机为中心的不对称缓存一致性协议，延迟对 CXL 的有效性绝对至关重要，并且整个 CXL 规范都是围绕最小化延迟而构建。 为实现这一目标而进行的细节和权衡的讨论不属于本文的探讨范围，但对于许多 CPU 缓存行的典型 64 字节传输，CXL 的延迟比 PCIe 的延迟低数倍。 CXL 实际上定义了三种不同的协议：CXL.io、CXL.cache 和 CXL.mem。 CXL.io 传输 PCIe 以实现向后兼容性、批量数据传输和系统配置目的，并且性能不会高于本机 PCIe 链路。 CXL.cache 和 CXL.mem 是 CXL 规范的真正实质内容，仅支持 64 字节传输，但提供惊人的低延迟（低延迟成为 CXL 的标志）。 

最初，CXL.mem 协议似乎定义为只允许主机 CPU 访问加速器的本地内存，但规范撰写得极具灵活性，允许该主机访问 CXL 结构中的任意内存。 最初，人们对使用 CXL.mem 作为向系统添加非易失性存储器的一种方式感兴趣。 传统存储接口以块为导向，难以适应 CPU 典型的随机存取模式。 虽然始终可以在 PCI Express 等接口上映射内存，但这些接口与传统软件相结合的 I/O 焦点意味着连接在该处的内存无法被主机 CPU 有效缓存。 CXL.mem 能够从 CPU 的现有缓存架构访问内存，使设计人员能够轻松连接 NAND 闪存和其他非易失性存储器，就像对于主机 CPU 而言只是更多的系统内存一样。 CXL 是第一个提供对非易失性系统存储器的广泛访问的接口，它为软件架构开辟了新的边界，模糊了文件和存储器之间的界限。  

系统架构师不久后就将 CXL 附加存储器的相同愿景扩展到了传统的易失性存储器技术。 将系统存储器从 CPU 上移开，CPU 可以变得更加灵活。 在传统架构中，未使用的存储器如果已连接到一个特定 CPU，另一个 CPU 可能就无法访问它，而 CXL 接口上的存储器可以在一段时间分配给 CPU A，在另一段时间分配给 CPU B。 随着 CXL 结构扩展到机柜到机柜环境，我们可以想象在不久的将来，来自多个物理服务器的存储器可以合并，以服务于内存密集型工作。 数据中心市场的许多细分市场表明，这种存储器放置的灵活性极具吸引力，并且在过去几年中，这个市场一直呈爆炸式增长。 此类 CXL.mem 设备在闪存峰会、开放计算项目峰会等行业活动中都是热门话题。

CXL.mem 为系统和 SoC 设计人员在实施低延迟内存解决方案方面提供了极大的灵活性。 SoC 设计人员需要专注于减少其整体延迟，并在实施 CXL.mem 设备时提前计划规范所要求的应用逻辑。 Synopsys 提供了范围广泛的各种 CXL 和 PCIe 控制器以及 PHY IP，包括双模（CXL 主机和 CXL 设备运行时间均可在单个控制器中选择）和交换机端口支持。 Synopsys 还拥有专业的领域知识，可以帮助引导您做出 SoC 架构和设计选择，以实现最佳延迟和性能。