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DesignWare高速SerDes IPソリューション

シノプシスの包括的な高速SerDes IP製品群は優れた消費電力、性能、省面積を実現しているため、設計者は、ハイパースケール・データセンター、ネットワーキング、およびストレージなどの用途に最適な高性能コンピューティング向けSoCに求められる効率的な接続性を満たすことができます。

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<p><a href="https://www.synopsys.com/dw/ipdir.php?ds=dwc_112g_ethernet_phy">112G Ethernet PH<span style="font-family: inherit;">Y IP</span></a><span style="font-family: inherit;"> enables true long reach channels for up to 800G high-performance computing SoCs</span></p> <p><span style="font-family: inherit;"><a href="https://www.synopsys.com/dw/ipdir.php?ds=dwc_56g_ethernet_phy">56G Ethernet PHY IP</a> addresses reach and performance of up to 400G Ethernet applications</span></p> <p><span style="font-family: inherit;"><a href="/content/synopsys/en-us/designware-ip/interface-ip/die-to-die.html">Die-to-Die PHY IP</a>&nbsp;enables up to 112G XSR connectivity</span></p> <p><span style="font-family: inherit;"><a href="/content/synopsys/en-us/designware-ip/interface-ip/multiprotocol-phys.html">Multi-Protocol PHYs</a> supports Ethernet, PCI Express, CCIX, CXL and more protocols</span></p> <p><a href="/content/synopsys/en-us/designware-ip/interface-ip/pci-express.html">PCI Express PHY IP</a>&nbsp;enables high-performance, power-efficient connectivity for up to 64GT/s SoCs on advanced FinFET processes</p>

包括的な製品群

112G Ethernet PHY IPにより、最大800Gの高性能コンピューティング向けSoCの真のロング・リーチ・チャネルを実現

56G Ethernet PHY IPにより、最大400GのEthernet規格のリーチとパフォーマンスに対応

Die-to-Die PHY IPにより、最大112GのXSR接続を実現

マルチ・プロトコルPHYにより、Ethernet、PCI Express、CCIX、CXLおよびその他のプロトコルをサポート

PCI Express PHY IPにより、先進のFinFETプロセスでの最大64 GT/sのSoC向けに高性能、低消費電力な接続を実現

Webセミナーとホワイトペーパー + -
<p>Webinar: <a href="https://www.synopsys.com/designware-ip/resources/webinars/overcoming-pcie6-integration-and-validation-challenges.html?cmp=disp_ip_misc_07_14_22_1549306_wbr_ww_pcie_hhs20">Overcoming PCIe 6.0 System Integration and Pre-Silicon Validation Challenges</a></p> <p>Webinar: <a href="https://attendee.gotowebinar.com/register/1388436214572543504?source=Synopsys">PCIe 6.0 From IP to Interconnect in High-Performance Computing</a></p> <p>Webinar: <a href="/content/synopsys/en-us/designware-ip/resources/webinars/minimize-latency-with-400g-800g-ethernet-ip.html">Keeping Latency to a Minimum with 400G/800G Ethernet IP</a></p> <p>Webinar: <a href="https://readytalk.webcasts.com/starthere.jsp?ei=1474205&amp;tp_key=82f85b7d37&amp;sti=web">Achieving Low Latency Die-to-Die Connectivity Using a Single Controller and PHY IP Solution</a></p> <p>Webinar: <a href="https://readytalk.webcasts.com/starthere.jsp?ei=1466672&amp;amp;tp_key=bc58fabe78&amp;amp;sti=search">PCI Express 6.0 Design Considerations &amp; IP Implementation</a></p> <p>Whitepaper: <a href="https://www.synopsys.com/dw/doc.php/wp/Evolution_of_Data_Center_Networking_Technology-IP_and_Beyond_wp.pdf">Evolution of Data Center Networking Technology — IP and Beyond</a></p>

幅広いトピックをカバーする学習コンテンツで最新の情報を提供

Webセミナー：PCIe 6.0のシステム統合およびプリシリコン検証の課題を克服する

Webセミナー：PCIe 6.0による高性能コンピューティングの内部接続

Webセミナー：400G/800G Ethernet IPでレイテンシを最小に抑える

Webセミナー：シングル・コントローラIPとPHY IPソリューションによる低レイテンシのダイ間接続の実現

Webセミナー：PCI Express 6.0の設計に関する考慮事項とIPインプリメンテーション

ホワイトペーパー：データセンター・ネットワーキング・テクノロジの進化 — IPとその先へ

ビデオ + -

現在の表示内容：TSMC N5プロセスでのシノプシス112G Ethernet PHY IPのパフォーマンス結果

PCIe 6.0のエンドtoエンドのハードウェア接続とパフォーマンス

シノプシス112GマルチプロトコルPHY IPとAmphenol 2m DAC & Examaxの相互運用性

シノプシスとAMD社との間でマルチベンダ超ロング・リーチ112G SerDesの相互運用を実現

シノプシス112G Ethernet IP、光学コンポーネントと相互運用し、E-O-Eリンクを均等化

シノプシスのPCIe 6.0 IP TXおよびRXとKeysight社の相互運用に成功

 

 

最新ニュース + -
<p><a href="https://blogs.synopsys.com/from-silicon-to-software/2022/05/12/pcie-5-0-solutions/">Synopsys IP Passes PCIe 5.0 Compliance and Makes Integrators List</a></p><p><a href="https://news.synopsys.com/2021-06-01-Synopsys-DesignWare-IP-Achieves-Broad-Industry-Adoption-with-Multiple-First-Pass-Customer-Silicon-Successes-on-TSMCs-N5-Process">Synopsys IP Achieves Broad Industry Adoption on TSMC's N5 Process</a></p><p><a href="https://news.synopsys.com/2021-05-04-Synopsys-Completes-Acquisition-of-MorethanIP">Synopsys Completes Acquisition of MoreThanIP</a></p><p><a href="https://news.synopsys.com/2021-01-28-Synopsys-Demonstrates-Silicon-Proof-of-DesignWare-112G-Ethernet-PHY-IP-in-5nm-Process-for-High-Performance-Computing-SoCs">Silicon-Proof of 112G Ethernet PHY IP in 5nm Process</a></p><p><a href="https://news.synopsys.com/2020-09-24-Synopsys-and-GLOBALFOUNDRIES-Collaborate-to-Develop-Broad-Portfolio-of-DesignWare-IP-for-12LP-FinFET-Solution,1">IP for GF 12LP+ Targeting Cloud Computing and Edge AI SoCs</a></p><p><a href="https://news.synopsys.com/2020-08-27-Chelsio-Adopts-Synopsys-DesignWare-56G-Ethernet-PHY-IP-to-Accelerate-Development-of-High-Performance-Computing-SoC">Chelsio Adopts DesignWare 56G Ethernet PHY IP for HPC Design</a></p><p><a href="https://news.synopsys.com/2020-05-11-Synopsys-Accelerates-High-Performance-Computing-SoC-Designs-with-Industrys-Broadest-IP-Portfolio-for-TSMCs-5nm-Process-Technology">High-Performance Computing IP for TSMC's 5nm Process</a></p>

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