Euclide免费试用限时上线！实时纠错，让你的芯片设计与验证快人一步

由于人工智能（AI）、汽车芯片和云计算等应用对功耗、性能和面积（PPA）的要求日益提高，芯片设计变得越来越复杂。当然，这种复杂性会渗透到设计和验证代码中。如果开发者能够在将代码发送到下游仿真、模拟和实现工具之前就发现并修复错误，将能提高整个设计过程的效率。

传统流程的多次迭代

过去，SystemVerilog或通用验证方法学（UVM）测试平台的验证只有在移交给仿真或模拟后才会开始，设计流程中使用的不同工具支持不同的语言结构，而后期阶段的任何语法错误的修正都可能非常耗时。

另外一个需要考虑因素是当前的芯片设计越来越复杂，而这些设计通常是由分布在世界不同地点的团队开发。这种趋势使得RTL描述必不可少，然而，整合所有RTL代码模块的过程可能会是一项艰巨的任务。设计的每一个方面都必须考虑周全，这是因为设计和验证平台代码的修改、编译、运行的周期很漫长，一些小的错误就有可能导致这个过程停滞。

更快编写更干净的代码

如何更快编写更干净的代码？这就需要一个与文字处理程序中的自动更正和拼写检查功能非常相似的工具。理想情况下，这种工具应该：

• 对SystemVerilog代码进行全面解析，直至最后一个参数
• 能在用户输入代码的同时，提供解析、编译、细化和综合
• 能分析比特级信号，检测死代码，识别时钟和复位
• 为用户提供快速修改建议，让用户选择直接使用或者修改后使用
• 能够定制化以支持特定的设计或验证流程

为了推广即时代码纠正方案，以提高设计和验证效率，全新的新思科技Euclide解决方案提供了上述能力。该解决方案由RTL专家构建，能够在SystemVerilog和UVM开发过程中识别复杂的设计，并执行验证平台合规检查。借助先进的算法，新思科技Euclide解决方案促进了高性能的编译、细化和伪综合，可在代码开发过程中提供实时反馈，以提高设计和验证平台的质量。

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