利用测试解决方案解决SoC中的功能安全性问题

前言

在过去几年中，一个很明显的趋势是，汽车将成为未来十年半导体市场的主要增长点。多种因素正在推动汽车中采用更多的半导体和存储器，这些因素包括法规、可持续发展、安保和安全性、电子移动性以及便利性。

随着汽车OEM供应商不断要求降低风险并提高产品质量，汽车IC设计人员必须通过证明ISO 26262合规性来解决功能安全性方面的问题，同时还要达到诸如ASIL D等严格的安全性等级。这些设计在IC认证方面应当符合或超过AEC-Q100和/或JEDEC指南。安全至关重要的汽车IC的设计人员必须向他们的客户展示他们对所使用的设计工具和IP具有高度信心。此外，制造这些汽车IC的代工厂也需要证明他们具备诸如TS16949等标准所规定的高级产品质量。

在设计汽车SoC过程中所面临的挑战

ADAS IC设计人员所面临的测试挑战可以划分为汽车IC生命周期中的各个不同阶段：

在设计过程中：

• 如何实现高测试覆盖率（尽管有更新型的FinFET存储器故障类型），以实现更低的DPPB（每十亿有缺陷的部分）？
• 如何能够最大限度地减少SoC功耗、性能和面积方面的“测试性设计”（DFT）开销，以保持竞争力？
• 如何整合和测试内部获得的以及从第三方外部供应商采购的各种模拟、数字以及混合信号IP模块？

在早期硅片调试（bring-up）和生产过程中：

• 如何有效地调试和诊断硅片，以便定位存储器故障类型和故障（X，Y）坐标？
• 如何准确地测量关键时钟频率并进行制程监控？
• 如何在实验室中尽早测试芯片，而不是等待可能需要在其他地方进行的ATE工作台诊断？

在外地现场：

• 如何实现高效的POST和修复？
• 如何处理在先进工艺中越来越多的多比特翻转（multi cell upsets）并保持低故障率？
•   如何管理定期的系统内测试和任务模式测试，以便满足ISO 26262的要求？

用于汽车IC的Synopsys功能安全性测试解决方案

如图1所示，Synopsys公司的功能安全性测试解决方案包括通过ASIL D级认证的DesignWare® STAR存储器系统®、STAR ECC编译器、STAR分级系统和DFTMAX™ LogicBIST软件认证套件，以及ARC® HS处理器，它们提供了存储器和逻辑模块的测试和修复功能，并能够对模拟/混合信号IP进行自动测试集成和验证。该解决方案利用了业界标准的、基于IEEE1500/1687的基础架构，同时能够支持星状和环状两种配置方式，可用于在SoC测试时间、版图（floor）规划挑战和其他系统限制条件之间取得平衡。

管理存储器BIST以及修复FinFET特定缺陷

DesignWare STAR存储器系统采用针对FinFET特定晶体管缺陷进行优化的算法来提供存储器BIST（内建自测试）和修复功能。STAR存储器系统可以为片上存储器创建共享的或专用的Wrapper(封装器)，这将能够封装所需要的比较器逻辑和重配置信息，以便执行基于行、基于列或行以及基于列的存储器修复。任何数量的存储器和wrapper(封装器)组合都可以在STAR存储器处理器下实例化, 这些STAR存储器处理器负责调度和执行可编程算法。为了能够在分层设计中重用IP块，处理器随后可以连接到STAR存储器系统/STAR分层系统sub-server(子服务器)。然后，每个子服务器可以连接到单个环上的顶层服务器。顶层服务器的功能有两个方面：一是通过基于JTAG/TAP的接口连接到外部世界，二是通过与OTP/foundry e-fuse（代工电子熔断器）（图1中未显示）之间的接口读取/存储修复信息。这种架构使用户能够同时高效地测试多个IP核的环（以减少总体测试时间），同时又能够在同一个环上对某些IP进行顺序测试（例如，用于减轻系统级EM/IR问题）。

对于传统的ATE矢量生成和后期硅调试/诊断，Yield Accelerator（良率加速器，它是STAR存储器系统解决方案的一部分）利用SMS生成的设计数据库以WIGL、STIL或其他常用格式生成所需要的模式（patterns）。对于打算把ARC HS处理器用作功能安全性管理器的用户而言，Yield Accelerator能够针对他们生成固件。Silicon Browser实用工具（硅浏览器，它是STAR存储器系统解决方案的一部分）能够在采用方便的“USB转JTAG”电缆的低成本PC/笔记本电脑上进行早期硅原型调试。

提高系统内运行期间的可靠性

STAR纠错码（ECC）编译器电路能够检测并纠正嵌入式存储器中的单比特和多比特翻转（upset），以提高系统内运行期间的可靠性（参见图1中的STAR ECC封装器）。STAR ECC独立于存储器供应商，并为编码/解码工作提供了用户可选的算法，例如Hamming或Hsiao，以便在面积与性能之间进行权衡。最重要的是，STAR ECC能够帮助设计人员满足ISO 26262的要求，例如：

• 在开机自检（POST）或任务模式期间报告检测到的错误的快速响应时间（系统内操作模式）
• 硬件错误注入（不会破坏实际数据），以确定系统在异常操作期间的行为
• 检查存储器的地址（和数据）位，以检测任何地址解码器故障

LogicBIST熟悉的流程

DFTMAX LogicBIST软件认证套件为数字电路的快速系统内自检提供了一套综合的解决方案。由于它内置于Design Compiler（设计编译器）中，因此它可以优化时序、功耗和面积，并减少测试及功能逻辑两个方面的布线拥塞。
 

Synopsys的逻辑BIST（内建自测试）流程与其他DFTMAX流程相似。从RTL或网表开始，它合成逻辑BIST并创建测试激励文件。有一个中间步骤，它在确定了最终测试pattern数和覆盖率之后，把来自TetraMAX ATPG的数据编程到设计中。自检本身基于在芯片上产生伪随机模式，这与TetraMAX ATPG为制造测试所产生的模式不同。DFTMAX LogicBIST、DFTMAX Ultra压缩以及TetraMAX ATPG之间的链接能够加速诸如计算种子和签名之类的任务，也能够加速分析和插入测试点。对于制造测试而言，逻辑BIST寄存器与功能逻辑一起被插入到扫描链中。进行生产测试时，可以设置扫描模式或压缩模式。

混合信号IP的分层测试

DesignWare STAR分层系统利用针对混合信号IP模块（例如，PVT传感器、PLL、DDR/LPDDR、USB、MIPI PHY）的分层结构来确保实现高覆盖率，同时还实现了IP生产/制造模式（pattern）的重用。 STAR分层系统能够使用其原生格式读取IP描述，或者将其从IEEE1687规定的格式ICL和PDL中转换出来。对于在STAR 分层系统中建模完毕的Synopsys DesignWare IP而言，其生产就绪pattern能够让DFT工程师非常方便地进行使用，因为随着PHY IP在7nm及更小制程中所需要的测试模式（例如，BERT、初始化、环回）数量不断增加，这些制造和表征模式的数量可能会超过100个。如果能够动态地改变IP测试调度，甚至在硅片完成之后通过JTAG端口进行，就可以为生产工程师提供更大的灵活性，这些工程师往往为优化测试时间感到担忧。STAR分层系统除了支持Synopsys的DesignWare IP之外，还支持由内部开发的或第三方开发的混合信号IP。
 

STAR分层系统的一个关键功能是其测量单元，该单元能够检测制程变化和设备老化（软监控）。如果采用芯片外测量方式，往往容易出现抖动，特别是对于高频信号更是如此。而本测量单元与之不同，它采用内嵌方式，已经被证明在几乎每个Synopsys基础IP测试芯片上都能够在高达3.2GHz的频率条件下产生很高的精度。IC设计人员和代工厂可以利用它在硅片上测量芯片参数。在该测量单元中部署的Synopsys获得专利的脉冲延迟测量方法为高速时钟提供了PLL表征功能以及内建自测（BIST）功能，除了已有的低频测试时钟之外，不再需要任何额外的分数（fractional）PLL或高速PLL。图2示出了该测量单元所支持的不同模式。

使用现有的片上STAR测量系统/STAR分层系统基础架构，可以使用方便的“USB转JTAG”电缆在PC机或笔记本电脑上通过硅浏览器（Silicon Browser）功能采集各个测量结果。能够嵌入到SoC中的该测量单元的数量没有限制，因为门数只有几百个。

片上安全管理器

搭载安全增强包（SEP）的高度可配置DesignWare ARC处理器集成了多项硬件安全功能，例如ECC和奇偶校验支持、用户可编程看门狗定时器、锁步接口、锁步监控系统以及可选的存储器保护单元等。ARC HS处理器通过充当片上安全管理器来选择和激活系统内测试。ARC HS处理器与STAR存储系统/ STAR分层系统之间的接口已经进行了调整和验证，能够在SoC中的多个IP模块之间启动和调度BIST活动，并且可以由系统软件完全控制。