晶粒间连接专用并行 PHY IP

简介

随着半导体行业的不断发展，新产品能够以相近的成本和功耗预算，在同一个片上系统 (SoC) 支持更多功能。这一技术的核心在于新型 SoC 设计工程师的才智以及实现这些 SoC 的先进工艺技术。摩尔定律准确预测和描述了该技术自 1965 年产生以来的发展历程。MOSFET 晶体管的小型化继续升级，最小间距已从 10 微米缩小至如今的 5 纳米及以下，在经济和技术上提供了可行性，使得更大、更强的 SoC 能够将所有必要功能集成到同一晶粒中。然而，由于先进的 FinFET 工艺（包括 7 纳米及以下工艺）中的掩模制造成本较高导致此类 SoC 设计的成本也变得越来越高。此外，这些用于超大规模数据中心、AI 和网络应用的 SoC 的尺寸太大，致使制造中良率降至非常低的水平，从而进一步影响 SoC 的可行性以及可靠性。

业界通过将 SoC 拆分为多个晶粒后组装到同一个多芯片模块 (MCM) 中来应对这些挑战。图 1 展示了这一方法的几种优势：

• 将晶粒拆分为多个均质晶粒（每个晶粒的功能均相同）可缩小单个晶粒的尺寸，提高制造良率并提供更大的产品灵活性。
• 集成异构晶粒后，可以实现成本优化的工艺技术。例如，模拟和射频功能没有利用流程扩展的优势，所以在较旧的节点实现会更加高效。

并行晶粒间 PHY 架构

并行晶粒间 PHY 架构解决了在硅中介层布设晶粒间链路的难题。该架构通过高密度布线获得大量简单的低速 I/O，能够有效地实现所需的高聚合带宽。和高带宽存储器 (HBM) 接口相似，晶粒间的并行链路最多可聚合 1000 个引脚，每个引脚以几 Gbps 的速率传输数据。例如，如果每个引脚可以单向达到 4Gbps 的数据速率，则 PHY 需要 500 个发送引脚和 500 个接收引脚才能实现每秒两个兆位的总聚合带宽（双向 2Tbps）。

为保证并行晶粒间 PHY 有效，需要遵守以下重要原则：

简单且可扩展

鉴于并行链路需要大量信号引脚，每个驱动器和接收器都必需依靠简单的架构，才能显著节约能源和面积。它们利用延迟锁定环 (DLL) 支持的相位校准装置，替换复杂的时钟数据恢复 (CDR)，实现时钟转发技术，从而降低接收 (RX) 端数据恢复架构的复杂性。在发送 (TX) 端，还可以利用短信道和低数据传输速率简化均衡和训练。

如果将 TX 和 RX 数据引脚分成小组，每个小组内部都共用一个公共电路（以提高功耗和面积效率）并包含其运行所需的所有电路，还能进一步简化架构。这些小组称为“信道”。

只要将合适的信道数量组合起来，就可以实现所需的带宽 (BW)，从而扩展 PHY，进而高效支持具有不同带宽的链路。

利用这些技术可以实现小于 1 皮焦/比特的能效范围。

外缘效率

利用单端信号传输可最大限度地提高外缘效率，从而将基板上的引脚和走线数量减少一半。

单端信令原本就比差分信令更容易遭受串扰影响，但是这种信号的数据速率相对较低且电压摆幅较大，因而缓解了噪声和串扰问题。即便如此，还是应该彻底验证整个互连总线设计（包括 TX 和 RX 驱动器，以及接收器和中介层走线）是否存在串扰，保证连接鲁棒性。

稳定性

并行晶粒间接口带有数千条间距精细的走线，因而易受硅制造工艺中掺入的杂质影响，从而可能对链路和 MCM 的良率造成灾难性的影响。

为了实现良率最大化，并行晶粒间 PHY 加入了按信道分配的冗余通道、通道测试功能，以及将确定为不良的通道中的信号变向发送到冗余通道的电路，如图 2 所示。这样就可能修复链路并实现良率最大化。