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AI驱动的设计应用
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针对第三方 FPGA 原型板的工具
FPGA 原型设计正越来越受欢迎，因为它可以帮助 ASIC 设计团队遵守其硬件和软件的开发时间表，实现更长的市场销售时间。
Synopsys 的 FPGA 原型设计解决方案 可以使开发者在芯片制造之前，尽早进行嵌入式软件开发和软硬件协同设计，从而缩短上市时间并避免产生昂贵的器件改版费用。同时，我们紧密集成且易于使用的 HAPS 硬件 可大幅加快从单个 IP 模块到处理器子系统再到整个 SoC 的软件开发、软硬件集成和系统验证的过程。
除了基于 HAPS 硬件的全集成 FPGA 原型设计解决方案之外，Synopsys 还为 FPGA 原型制造商提供了一套工具，用于构建他们自己的电路板。这些工具包括 Certify、Synplify Premier 和 Identify RTL 调试仪。
- Synplify – 实现更快的初始硬件和周转时间，以更小面积达到刚高时序 QoR 以及与 DesignWare 和 VCS 的集成
Synplify Premier 为 ASIC 和 SoC 设计人员提供数种有助于加速半导体原型开发的功能。设计人员面临的首要挑战之一是更换非 FPGA 设计部分，例如存储器、时钟配置和 ASIC 测试电路。Synplify Premier 除了解析多种语言格式和约束文件外，还提供一种处理辅助文件的简便方法。下一个挑战是导入和处理第三方、Synopsys 和内部开发的 IP。Synplify Premier 可自动完成此项工作，从而显著提高了生产力。最后，Synplify Premier 可自动完成时钟转换，因此能将 ASIC 设计结合到 FPGA 的时钟结构中。