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SpyGlass 应用于 FPGA 设计
异步跨时钟域分析
在 FPGA 设计人员面临的众多验证挑战中，跨时钟域（CDC）的难度名列前茅。如今的设计有几十个异步时钟域，因而难以使用传统仿真或静态时序分析（STA）进行验证。SpyGlass® 产品系列凭借 RTL 设计阶段更为深入的分析，树立了早期设计分析的行业标准。SpyGlass 提供了一种集成了分析、调试和修复的解决方案，具有一套齐全的功能，用于解决所有与 RTL 设计相关的结构和电气问题。
简介
随着 FPGA 设计复杂程度的增加和复杂 IP 集成度的提高，验证这些设计变得越来越困难。目前的分析受限于时序验证、功能仿真和繁琐的人工审查过程。此外，由于集成了复杂 IP（SERDES、PCIe 和 USB），FPGA 设计中异步时钟的数量也大幅增加。
跨时钟域问题已成为导致 FPGA 设计错误的主要原因，导致设计和调试周期增加了大量时间和费用。这些错误是间歇性的，并且很难在开发过程中进行调试。
异步跨时钟域引起的亚稳性问题