ルネサスでは、短TATおよびQoR(周波数、電力)を同時に実現するためにキーとなるタイミング制約(SDC)の早期FIXのため、DC ExplorerをSDCデバッグに活用し、工数、設計期間短縮に効果を上げています。また、Design Compiler GraphicalのSPGモードをレイアウト設計に組み込むことでデザインエリアの削減と周波数向上を図っています。本セッションでは、MCUへのこれらの機能の適用事例を示し得られた効果についてご紹介します。

テクノロジの進化とともに、65nm/40nm世代で大規模と言われていたデザインは28nm世代では驚きのないものとなる一方、28nmプロセスはテクノロジとしての難易度に加え、デザイン・プランニング/マネージメントの面での複雑さも増す一方です。富士通セミコンダクターは、先端テクノロジの Early Adopterとしての経験をもとに、28nm世代の特徴を理解し、デザインへ付加価値をもたらすデザイン手法の変革に取り組んでいます。一方で、テクノロジ進化とともに、半導体ベンダ単独だけでは解決が難しい、もしくは改善までに遠回りとなってしまう要素も含まれています。本セッションでは、シノプシスと取り組んでいる設計手法の改善ポイントについていくつかご紹介します。付加価値のある最先端LSIをより多くの日本のお客様に提供するために、富士通セミコンダクターはこれからも“お客様”や、シノプシスを代表とする“パートナー様”と一緒に先頭を走っていきます。

今日のチップデザインではクロック数が増加して、デザイン制約条件の作成の難易度を上げており、また制約条件の正当性を確認するための時間も増加しています。そのことが開発スケジュールへ与える影響も無視できなくなってきました。PrimeTime GCAはこのような複雑になったデザイン制約を解析し、誤った制約条件を特定して、いち早く修正することを目的としたツールです。今回は、PrimeTime GCAで解析することができる、マルチクロック制約の正当性、トップ－ブロック間制約の相関性、制約修正前後の正当性、それぞれのデバッグ機能についてご紹介します。

今日の大規模SoCのテスト設計においては、スキャン・テストパタンのテストデータ量削減のために、チップ内にパタンの圧縮・展開回路を組み込むテストパタン圧縮技術が使われています。プロセスの微細化、デザインの大規模化・複雑化に伴いチップ内のロジック・サイズは増加し続けていますが、スキャンテストに使用できる外部ピン数は限定されるため、従来のテストパタン圧縮技術ではテストデータ量が増加し、テストパタンをテスターのメモリ容量内に抑えることが難しくなってきました。DFTMAXのShared Codec IO機能は、この問題を解決する新しい手法を提供します。本セッションでは、この機能をパナソニックのデザインに適用し、テストパタンのデータ量を削減した設計事例についてご紹介します。

本セッションでは、シノプシスがHigh Performance Core設計向けに提供しているHPC デザイン・メソドロジを使用した高速な28nm ARM® Cortex™-A15コアの設計開発事例をご紹介します。28nm以細のプロセスにおいては、配線遅延の影響が非常に大きくなり、かつ配線層によって配線幅(配線抵抗)が異なるため、フローを通じての配線層考慮やコリレーションがとても重要な要素になってきています。そのような課題に対して、IC Compilerの遅延計算モデルAWEおよび、Design Compiler Graphicalを使用した物理考慮合成の適用により、フロー全体を通じて高い予測性を実現することができました。 またクロック設計においては、クロックメッシュを採用し、低Skewでばらつきに強いクロックを実現すると共に、HSIMを設計の全フェーズで使用することによりサインオフレベルの遅延計算を使用した最適化および解析が可能になり、デザインの収束性が高まりました。その他、HPCオプションによる高速化、Final-Stage Leakage Recovery (FSLR)を使用したLeak Power削減についても、ご紹介いたします。

近年、低消費電力化のための電源制御により電源ドメインの複雑さが増大しており設計工数が増大する要因となっています。特に低消費電力とともに、信頼性と高密度の両立を求められるMCU(マイクロ・コントローラ・ユニット)製品では、フロアプラン検討からレイアウト設計において異電圧・電源遮断などを考慮した高効率設計が必要とされています。本セッションでは、特殊電源配線を含めたフロアプラン検討からUPFフローによる高密度配置配線、高信頼性デザイン・クロージャーまで、先端MCUレイアウト設計におけるシノプシス IC Compilerの適用事例をご紹介します。

近年のプロセス微細化、SoCの大規模/高機能化によってインプリメンテーション時に考慮すべき項目が多岐に渡り、設計期間が長くなる傾向にあります。この問題を解決するためには、設計の各段階および考慮すべき項目に合致したツールを有効利用した設計の効率化がキーとなります。東芝では、Galaxyプラットフォームを有効利用したデザインキット「Orion」を開発して、設計者のスキルに依存しない設計効率化を実現しています。本セッションでは、「Orion」の一部として実用化している ①ICC-CD Linkを利用したアナ/デジ・ミックスシグナル対応自動/半自動配線、②In-Design Rail Analysisを利用した設計初期段階でのパワーインテグリティ・チェック、③In-Design Physical Verificationを利用したDRC検証とダミーメタル挿入による設計期間短縮のアプローチをご紹介します。

カスタム設計/アナログ・ミックスドシグナル検証製品は、旧MAGMA社、Ciranova社ならびにSpringSoft社のデファクトおよびアドバンスト・プロダクトを吸収することで、なお一層ご利用価値の高いソリューションへと発展しています。カスタム設計プラットフォーム、アナログ・アクセラレータならびにアナログ・ミックスドシグナルシミュレーション検証ソリューションの最新ロードマップをご紹介します。