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由人工智慧驅動的設計應用
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功率感知測試：克服DFT和測試中的功耗挑戰
在測試過程中保留設計的功能性功耗意圖(power intent)，並維持在晶片功率預算(power budget)之內。
為了滿足人工智慧(AI)、自動駕駛和資料中心等前瞻應用的算力需求，積體電路(IC)的尺寸不斷增加，而晶片的總功耗也隨之成長。儘管製程節點縮小了電晶體(transistor)的尺寸和工作電壓(operating-voltage)，但功率規模擴展並未跟上電晶體尺寸的擴展速度。如圖1所示，這一現象使得晶片的總功耗多年來持續增加，預計在未來十年仍然會持續成長。
圖1：80mm2 SoC的功耗趨勢。來源：IRDS 2020更新版，第16頁。
設計人員運用不同的低功耗設計技術，例如多電壓域、閘控功率域、時脈閘控、動態電壓與頻率縮放(frequency-scaling)等，以實現晶片的低功耗運作，使其在功能模式(functional mode)下保持在功耗預算之內。這些技術通常由IEEE 1801功耗意圖(power-intent)統一電源格式(UPF)規範，並通過使用圖2所示的幾種多電壓單元來執行。低功耗設計技術和功率限制對於積體電路的可測試性設計(DFT)實施和製造測試有顯著影響。
圖2a：電壓電平轉換器應用於不同電壓層級所運行的跨域訊號。
圖2b：用於將活動邏輯(active logic)與斷電邏輯(power-down logic)分開的隔離單元(isolation cell)。
圖2a：電壓電平轉換器應用於不同電壓層級所運行的跨域訊號。
設計團隊透過採用功耗感知測試解決方案來解決這些挑戰。該解決方案提供功耗感知DFT和功耗感知自動測試向量生成(ATPG)功能。
低功耗設計的功耗感知DFT
幾乎所有功能模式的低功耗設計技術都會對DFT架構和設計中DFT邏輯的合成過程產生影響。例如，測試架構可能需要跨越多個功率或電壓域的DFT邏輯，為了在測試模式下使晶片正確運作，測試解決方案必須導入與設計功能性功耗意圖一致的DFT邏輯。這對於在DFT合成過程中對功率域(power domain)缺乏瞭解的DFT工具來說是一大挑戰。
一個先進的測試解決方案應該支援功耗感知DFT，並且能夠理解IEEE 1801統一電源格式(UPF)文件中定義的設計功能性功耗意圖；除此之外，它需要在跨越功率域(power domain)或電壓域(voltage domain)邊界時，透過插入多電壓單元來實現DFT邏輯。如果一個設計包含不同電壓域中的多個區塊，且測試架構要求掃描鏈(scan chain)或掃描始能(scan enable)等測試訊號穿越在這些區域之間，則DFT工具將會自動為這些訊號插入電壓電平轉換單元(level-shifter cell)以確保正確操作，如圖3所示。而掃描插入過程中的電壓域感知(voltage domain awareness)，將有助於最小化或消除區塊之間的掃描鏈交叉穿越，從而避免插入多餘的電壓電平轉換單元以節省面積和佈局，如圖4及圖5所示。
隔離單元被運用於訊號橫跨不同功率域的設計中。如果在測試期間需要使某些功率域處於非活動狀態，隔離單元可確保活動功率域的測試訊號與邏輯能夠獨立於非活動功率域運作。功耗感知DFT工具應該能夠採用類似上述電壓電平轉換器的技術，以最大程度地減少隔離單元的需求數量。另一種有效減少多電壓單元需求數量的方法則是重複使用測試邏輯功能路徑中的單元(如圖6所示)。
圖6：重複使用功能性多電壓(multi-voltage, MV)單元進行測試。
低功耗設計的功耗感知ATPG
由於功能性功耗意圖的設計會影響DFT邏輯的實作，因此在測試領域中也必須遵守功能功率限制，透過測試向量生成，使測試功耗保持在晶片功率預算之內。如此可以避免潛在晶片損壞，或因為功率下降而觸發錯誤的測試向量故障，從而造成非必要產量損失。同時，測試向量應能運用所有可用功率預算，來維持測試品質和成本。這其實是具有挑戰性的，因為測試向量限制不足會違反功率預算，而過多限制則可能導致向量數量膨脹(inflation)和/或降低測試覆蓋率。一個先進的測試解決方案可以透過高效的功耗感知ATPG工具來因應此挑戰，並在功率降低、向量數量和測試品質之間達成正確的平衡。控制測試時位移(shift)和擷取(capture)的切換活動可以透過同時利用DFT邏輯、功能邏輯和ATPG演算法的功率控制特性來實現該目標。
在改變測試的操作期間，可以使用低功耗填充(low-power fill)和交錯移位時脈(staggered shift clocking)等ATPG技術，以及像低功耗正反閘控(low-power flop gating)和測試壓縮邏輯中內建的移位功率控制等硬體輔助技術，來控制切換活動。在低功耗填充方法中，ATPG工具複製掃描鏈中的關鍵位元(care bit)以減少掃描
正反器中的切換活動，從而滿足特定的功耗要求，如圖7所示。此技術可以減少高達50%的平均測試功率。在一個設計中使用多個位移時脈(shift clock)的情況下，ATPG工具可以執行交錯式移位，減少同時轉換以降低功耗，如圖8所示。低功耗正反閘控則透過驅動正反器的輸出(output)閘控來減少組合邏輯的切換活動，如圖9所示。具有龐大扇出錐(fanout cone)且不在關鍵路徑上的正反器將會被識別及閘控，進而為低功耗填充減少額外的位移功率。
圖7：為低功耗位移複製關鍵位元(care bit)。
上圖8：位移階段中的位移時脈1和位移時脈2的交錯使用，以減少位移功率。
左圖9：關閉高扇出(fanout)組合邏輯的活動以減少功率。
透過測試壓縮邏輯中的硬體，可以在切換期間根據個別向量(per-pattern)選擇性地關閉掃描鏈，更進一步地減少切換次數。在此方法中，ATPG工具考量其對測試指標和功耗的影響來確定載入到功率位移控制(shift power control, SPC)鏈中的禁用值(disable value)，以控制掃描鏈切換，如圖10所示。
隔離單元被運用於訊號橫跨不同功率域的設計中。如果在測試期間需要使某些功率域處於非活動狀態，隔離單元可確保活動功率域的測試訊號與邏輯能夠獨立於非活動功率域運作。功耗感知DFT工具應該能夠採用類似上述電壓電平轉換器的技術，以最大程度地減少隔離單元的需求數量。另一種有效減少多電壓單元需求數量的方法則是重複使用測試邏輯功能路徑中的單元(如圖6所示)。
圖10：使用壓縮邏輯中的SPC鏈進行低功耗位移。
在測試的擷取階段，確保全速時序脈衝(at-speed clock pulse)引起的峰值切換與設備的功能切換規格保持接近相當重要。時脈閘控是在設計功能運作期間，最能有效控制功耗的技術之一。由於在全速測試的擷取階段相當於功能操作期間的幾個時脈週期，因此同樣的時脈閘控也可以用於降低測試期間產生的功耗。功耗感知ATPG工具可以在設計分析期間提取(extract)時脈閘控結構，並配置邏輯以選擇性禁用時脈閘控，從而滿足功率和測試要求。
總結來說，隨著功耗持續成為晶片設計過程中一個越來越重要的因素，低功耗設計技術被用以滿足晶片功能運作期間的功率限制。這需要測試方案在設計的DFT實作過程中，保留功能性功耗意圖，並產生在測試期間能夠遵守晶片功率預算的測試向量。對於下一代晶片設計而言，設計人員必須採用支援功耗感知DFT實作的功耗感知測試解決方案，以符合SoC的功率要求。此外，該解決方案還必須具備功耗感知ATPG功能，以優化測試功率、成本和品質。