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シノプシスのPurple Certificationで傑出した人材に
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必要なスキルを身につけ、キャリアをスタートさせませんか？
Synopsys Accelerated Customer Educationでは、エンジニアリングを学ぶ最終学年の学生、新卒者、または新入社員のための設計技術認定プログラム Purple Certificationを提供しています。本プログラムは、チップ設計エンジニア、サインオフ解析エンジニア、テスト設計エンジニア、検証エンジニアとしてキャリアをスタートさせるために必要な知識を包括的に学べる内容となっています。
以下の5つの専門トラックから選択可能です：
- フィジカル設計
- RTL合成
- 検証
- テスト設計
- アナログ/ミックスドシグナル回路設計およびレイアウト
トラックについて
各トラックの専門コースに進む前に、事前必修コースを修了する必要があります。
テストに合格すれば、この必修コースの受講は免除されます。
事前必修コース
-
事前必修コース (任意)
本プログラムの前提知識として、Linux、TCL/TK、Perl、Pythonの基本的なプログラミングスキルが必要となります。本トレーニングでは、必要な知識を習得するための参考リンクをご提供します。オンラインで利用可能な同様のコンテンツをご活用いただいてもかまいません。
VLSI基礎およびASIC設計フロー（テスト免除可・任意）
以下の5つのコースが必須となります。ただし、既に十分な知識があると判断される場合は、試験に合格することで修了扱いとすることができます。
CMOS基礎
半導体の物理特性や電気特性を学び、基本的なCMOSデバイスの製造プロセスや、先端デバイス向けのエンハンスメントについて解説します。
VLSI基礎
デジタル設計の基礎、HDLモデルによるCMOS回路表現、リ・コンバージェント・モデル、スティック・ダイアグラム、論理合成、テクノロジ・ライブラリ、VLSI設計のタイミング・パラメータ、フィジカル設計、FPGA設計の基礎を学びます。
デジタル設計基礎
数値システムとブール代数の復習、カルノー図を用いた論理最適化、論理表現の正準形、グラフ理論の基礎、設計技術による論理最適化などを学びます。
超微細プロセス設計（VDSM）
超微細プロセス設計における課題とその解決策を学びます。具体的には、技術トレンド、VLSI設計の高速化/性能向上のトレンド、高速設計の課題、インターコネクトの課題、超微細プロセスの製造上の課題とその対策を解説します。
ASIC設計フロー
ASIC設計の基本概念と設計フロー、テクノロジ・ライブラリの役割、設計目標を満たすための制約設定の方法を学びます。デザイン検証、論理合成、テスト容易化設計、フィジカル設計、サインオフ検証/解析といった主要なプロセスを解説します。
受講期間: 5週間
認定試験について: 上記の各コースの最後には、習得の度合いを測るための試験があります。50問の選択式問題に90分間で解答し、正答率85%以上で合格すると、該当コースの修了認定バッジが授与されます。
フィジカル設計
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フィジカル設計（Physical Design）トラック
この 12週間のトラック（事前必須コースを含む）では、フィジカル設計に関するすべての重要な知識を学び、シノプシスのツールを実際に操作しながら習得することができます。
Physical Design I: 基礎（Foundation）
このフィジカル設計の入門トレーニングでは、フィジカル・ライブラリの作成と特性データの生成から始まり、最終的に RTLからGDS IIまでの設計フローを学びます。
学習内容：
- モデリングの抽象化
- タイミング
- 信号の整合性（Signal Integrity）
- 低消費電力設計（Low Power）
- UPF（Unified Power Format）
- テスト設計（Design for Test）
- ライブラリの準備と作成
- 設計制約の設定
Physical Design II: 応用（Comprehensive）
このコースでは、シノプシスのフィジカル設計ツールを用いた実践的なトレーニングを行います。コースの最後には、先端ノード（Advanced Node）の影響と、シノプシスのフィジカル設計フローおよびツールの最新機能についても学びます。
学習内容：
- Fusion CompilerおよびIC Compiler IIのグラフィカル・ユーザー・インターフェイス（GUI）の操作
- フロアプランニング（Floorplanning）
- I/O配置および配線（IO Placement and Routing）
- クロックツリー合成（Clock Tree Synthesis）とそのフロー
- 配線後の最適化および信号電磁適合（Signal EM）修正
- DRC（デザインルール・チェック）と LVS（レイアウトvsスケマティック）
- ECO（エンジニアリング・チェンジ・オーダー）を用いた設計修正とその特性
- シノプシス・ツールを使用したデモと実例紹介
Physical Design III: シノプシス・ツールを使った実践（Jumpstart with Synopsys Tools）
このセクションでは、シノプシスの主要ツールを活用して物理設計のプロセスを加速させます。
Fusion Compiler: RTL合成とフィジカル設計（Synthesis and Design Implementation Jumpstart）
Fusion Compilerを使用して、従来のRTL合成（Logic Synthesis）とIC Compiler IIの配置機能を統合したフィジカル合成（Physical Synthesis） を実施する方法を学びます。
PrimeTime: タイミング解析入門（Jumpstart）
- PrimeTimeの主要機能とタイミング解析フローの概要
- タイミング解析に必要な各種入力データについて学習
StarRC: 寄生素子抽出入門（Jumpstart）
StarRCを使用して寄生素子抽出（Parasitic Extraction）を行う基本的な方法を学習
Fusion Compiler: 設計作成と合成（Design Creation and Synthesis）
シノプシスのFusion Compiler™を使用した設計作成および合成の基礎トレーニングです。このコースを修了後、バーチャルラボへのアクセス申請が可能です。
学習内容：
- GUIの操作
- 設計ライブラリの作成
- RTLの読み込みと管理
- パワーインテントの適用
- フロアプランニング
- MCMM（マルチコーナー・マルチモード）設定
- CCD（Concurrent Clock and Data）最適化
- 消費電力最適化
- タイミングと配線混雑の改善技術
- バーチャルラボを活用した実習
Fusion Compiler: 「デザイン作成と合成」試験（Design Creation and Synthesis Exam）
受講内容の理解度を試す試験です。合格するとデジタルバッジ が授与されます。
Fusion Compiler: フィジカル設計（Design Implementation）
Fusion Compilerを使用したフィジカル設計の基礎トレーニングです。このコースを修了後、バーチャルラボへのアクセス申請が可能です。
学習内容：
- クロックツリー合成（CTS）またはCCDフローの実行
- クロックツリーの解析
- CTS後のグローバル配線最適化
- タイミングおよびDRC制約の設定
- 配線設定および配線
- 配線後の最適化
- バーチャルラボを活用した実習
Fusion Compiler: 「フィジカル設計」試験（Design Implementation Exam）
受講内容の理解度を試す試験です。合格するとデジタルバッジが授与されます。
プログラム概要
期間: 12週間（事前必須コース5週間を含む）
受講費用: 2,100米ドル
試験詳細: 各試験は50問、90分間で実施、正答率85%以上で合格。合格者にはデジタルバッジを授与。
修了証明
すべてのコース（事前必須コースを含む）を修了すると、「フィジカル設計ラーニングパス修了証」およびデジタルバッジが授与されます。
このプログラムを通じて、シノプシスの最新技術を活用し、フィジカル設計の専門知識を深めましょう！
RTL 合成
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RTL 合成（Synthesis）トラック
この 12週間のトラックでは、RTL合成（Synthesis） に関する包括的な知識を習得し、シノプシスのDesign Compiler NXT、Formality、Fusion Compilerなどのツールを実際に操作しながら学ぶことができます。
RTL Synthesis I: 基礎（Foundation）
この入門コースでは、以下の内容を学びます：
- ハードウェア記述言語（Verilog/VHDL、SystemVerilog） の基礎
- ASIC設計のモデリング手法
RTL Synthesis II: 応用（Comprehensive）
このコースでは、Design Compiler NXTを用いたRTL合成フローについて学びます。
学習内容：
- トポグラフィカルモード（Topographical Mode）での合成
- ブロックレベルRTL設計の合成
- ゲートレベル・ネットリストの生成
- 配置後のタイミングや配線混雑の最適化
- シノプシス推奨の合成最適化手法と設計制約の適用
Design Compiler NXT: 「基礎」試験（Foundation Exam）
Design Compiler NXTを用いたデザイン作成と合成に関する知識を証明する試験です。合格者にはデジタルバッジが授与されます。
Formality（フォーマル検証）
このコースでは、フォーマル検証（Formal Verification）フローを適用し、設計の検証およびデバッグを行います。
学習内容：
- 設計のフォーマル検証とデバッグ
- ハードウェア設計の変換に対応する拡張フロー
- パターン分析などのデバッグ手法
- 検証パフォーマンスの最大化
UPF（Unified Power Format）基礎
このコースでは、UPF を活用した低消費電力設計技術について学びます。
学習内容：
- UPFによる省電力技術の概要と利点
- 実装・検証スケジュールへの影響
- UPF電源ドメインの作成
- 良い電源設計のためのパーティショニング
- トップダウン・階層型アプローチ
- UPFの概念と物理設計フローの関連性
- “サプライネット（Supply Net）” と “サプライセット（Supply Set）” の概念
UPF 「基礎」試験（UPF Fundamentals Exam）
UPFを活用した省電力設計に関する知識を証明する試験です。
合格者にはデジタルバッジが授与されます。
Design Compiler NXT: クロックゲーティングと低消費電力設計
この上級コースでは、Design Compiler NXTを使用した電力解析と最適化手法を学びます。
学習内容：
- スイッチング・アクティビティを適用した電力解析
- クロックゲーティング（Clock Gating）
- セルフゲーティング（Self-Gating）
- マルチビット・レジスタ・バンキング（Multibit Register Banking）
- 低消費電力配置（Low Power Placement）
- DesignWare minPowerを用いた最適化
Design Compiler NXT: 「クロックゲーティングと低消費電力設計」試験（Clock Gating Low Power Exam）
クロックゲーティングと低消費電力設計に関する知識を証明する試験です。合格者にはデジタルバッジが授与されます。
プログラム概要
期間: 12 週間（事前必須コース 5 週間を含む）
受講費用: 2,100 米ドル
試験詳細: 各試験は25～50問、60～90分間で実施、正答率85%以上で合格。合格者にはデジタルバッジを授与。
修了証明
すべてのコース（事前必須コースを含む）を修了すると、
「パープル認定: RTL 合成ラーニングパス修了証（Purple Certification: RTL Synthesis Learning Path Completion Certificate）」およびデジタルバッジ が授与されます。
このプログラムを通じて、最新の RTL合成技術とシノプシス・ツールの活用スキルを習得し、設計効率を最大化しましょう！
検証
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検証（Design Verification）トラック
この 12週間のトラック では、検証（Design Verification） に関する包括的な知識を習得し、SystemVerilog、UVM（Universal Verification Methodology）、およびシノプシスの検証ツール（論理シミュレータ VCS®やデバッグ環境 Verdi®）を実際に操作しながら学ぶことができます。
Design Verification I: 基礎（Foundation）
この入門コースでは、ハードウェア記述言語（Verilog/VHDL、SystemVerilog） の基本を学びます。これらの言語は、ASIC設計のモデリングや、検証用のテストベンチ作成に使用されます。
Design Verification II: 応用（Comprehensive）
このコースでは、SystemVerilogをハードウェア検証言語（Hardware Verification Language）として学び、実践的な設計例を通じて理解を深めます。
SystemVerilogテストベンチ（Testbench）
このコースでは、SystemVerilogのテストベンチ言語の主要な機能と利点を学びます。また、VCS ツールを用いたシミュレーションに基づくテストベンチの活用方法についても習得します。
「SystemVerilogテストベンチ」試験（Testbench Exam）
この試験では、UVM（Universal Verification Methodology）ベースのクラスを活用した SystemVerilogテストベンチ開発に必要な知識を証明します。合格者にはデジタルバッジが授与されます。
SystemVerilogアサーション（Assertions）
このコースでは、SystemVerilogアサーション（SVA: SystemVerilog Assertions）の主要機能と利点を学びます。また、VCSを活用した検証への応用方法についても習得します。
「SystemVerilogアサーション」試験（Assertions Exam）
この試験では、SystemVerilogアサーションの記述方法と、VCSを用いた DUT（Design Under Test）検証に関する知識を証明します。合格者にはデジタルバッジが授与されます。
SystemVerilog を用いた形式検証（Formal Verification）
このコースでは、SystemVerilogアサーション（SVA）言語を学び、形式検証ツール VC Formal™を使用して設計内でプロパティ（特性）を記述する方法を習得します。
SystemVerilog 検証（UVMを使用）
このコースでは、UVM（Universal Verification Methodology）を用いた SystemVerilogテストベンチ環境の開発方法を学びます。これにより、効率的なテストケース開発を可能にします。
「SystemVerilog UVM検証」試験（Verification using UVM Exam）
UVM ベースの SystemVerilog テストベンチ開発に必要な知識を証明します。合格者にはデジタルバッジが授与されます。
プログラム概要
期間: 12 週間（事前必須コース 5 週間を含む）
受講費用: 2,100 米ドル
試験詳細: 各試験は25～50問、60～90分間で実施、正答率85%以上で合格。合格者にはデジタルバッジを授与。
修了証明
すべてのコース（事前必須コースを含む）を修了すると、「パープル認定: 設計検証ラーニングパス修了証（Purple Certification: Design Verification Learning Path Completion Certificate）」およびデジタルバッジが授与されます。
このプログラムを通じて、最先端の SystemVerilog 検証技術と シノプシス・ツールの活用スキルを習得し、設計検証のエキスパートを目指しましょう！
テスト設計
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テスト設計（Design for Test）トラック
この 12週間のトラック では、ASIC設計フローにおけるDFT（Design for Testability） に関する包括的な知識を習得できます。
このコースでは、テストの必要性、故障モデリング、テスト挿入手法、ATPG（自動テストパターン生成）、テストカバレッジの概念、および高度なテスト技術について学びます。
Design for Test I: 基礎（Foundation）
この入門コースでは、DFTの基本概念について学びます。
学習内容：
- IC のテスト
- ウェハ・ソート（Wafer Sorting）
- 欠陥・故障マッピング（Defect-Fault Mapping）
- 故障モデリング（Fault Modeling）
- 故障シミュレーション（Fault Simulation）
- DFT（テスト容易化設計）の概念
- ATPG（自動テストパターン生成）
- 高度なテスト技術
Design for Test II: 応用（Comprehensive）
このコースでは、シノプシスの TestMAX™ Advisorを用いたDFTの活用方法について学びます。
学習内容：
- DFT を取り入れた設計フロー
- 診断（Diagnosis）
- 故障シミュレーション
- TestMAX DFTを使用したテスト挿入（Test Insertion）
Design for Test III: シノプシス・ツールを使った実践（Jumpstart with Synopsys Tools）
TestMAX DFT: Jumpstart
- TestMAX DFT を用いたゲートレベルのDFTルールチェック
- DFT DRC（デザインルールチェック）の修正
- トップダウン・ボトムアップ手法を活用したスキャン挿入
- 下流ツールへのデータ・エクスポート
TestMAX Manager: Jumpstart
- TestMAX Manager の概要
- DFT IP（DFTMAX Scan Compression, On-Chip Clock Controller など）の生成とユーザー RTL への組み込み
TestMAX SMS（Star Memory System）: Jumpstart
- メモリテストの基礎とテスト方法のカスタマイズ
- SoCレベルでのメモリアクセスとSMSアーキテクチャの概要
TestMAX DFT
このコースでは、以下の内容を学びます：
- RTLおよびゲートレベルでのDFTルールチェック
- DFT DRC修正
- トップダウン・ボトムアップスキャン挿入
- Design Compiler®を使用した大規模SoC設計（数百万ゲート）のサポート技術
「TestMAX DFT」試験
DFT ルールチェックおよびスキャン挿入の知識を証明する試験です。
合格者にはデジタルバッジが授与されます。
TestMAX Advisor
このコースでは、以下の内容を学びます：
- TestMAX Advisor（旧 SpyGlass® DFT）を使用したRTLテスト容易性分析
- 設計スキャンの準備状態やテストの堅牢性を評価
- 故障カバレッジおよびテストカバレッジの最適化
「TestMAX Advisor」試験
RTLテスト容易性分析および設計スキャン準備に関する知識を証明する試験です。合格者にはデジタルバッジが授与されます。
TestMAX ATPG（自動テストパターン生成）
このコースでは、以下の内容を学びます：
- TestMAX ATPGを用いた故障モデルに基づくテストパターン生成
- スキャンゲートレベル設計（TestMAX DFT や他ツールで作成）を対象としたテスト
- STIL（Standard Test Interface Language）を用いたテストプロトコルおよびテストパターンタイミングの記述
「TestMAX ATPG」試験
SoC 設計における故障テストパターン生成の知識を証明する試験です。合格者にはデジタルバッジが授与されます。
Fusion Compiler: DFT合成（DFT Synthesis）
このコースでは、以下の内容を学びます：
- Fusion Compilerを使用したスキャン合成
- スキャンテストの基礎
- Fusion Compilerでサポートされるスキャン合成フロー
- デザインルールチェック（DRC）の実行とデバッグ
- ブロックレベルでのスキャンチェーン構築
「Fusion Compiler: DFT合成」試験
DFT合成の知識を証明し、DRCチェックとスキャンチェーンの構築技術を評価する試験です。合格者にはデジタルバッジが授与されます。
プログラム概要
期間: 12 週間（事前必須コース 5 週間を含む）
受講費用: 2,100 米ドル
試験詳細: 各試験は25～50問、60～90分間で実施、正答率85%以上で合格。合格者にはデジタルバッジを授与。
修了証明
すべてのコース（事前必須コースを含む）を修了すると、「パープル認定: DFT ラーニングパス修了証（Purple Certification: DFT Learning Path Completion Certificate）」およびデジタルバッジが授与されます。
このプログラムを通じて、最先端の DFT 技術とシノプシス・ツールの活用スキルを習得し、テスト設計のエキスパートを目指しましょう！
AMS（アナログ・ミックスドシグナル）回路設計およびレイアウト・トラック
この 12週間のトラック では、アナログおよびミックスドシグナル（AMS）回路設計とレイアウトのフローに関する包括的な知識を学びます。
AMS 回路およびレイアウト設計:基礎（Foundation）
この入門コースでは、以下の内容を学びます：
- アナログ回路の基礎
- 回路要素（抵抗、コンデンサ）
- 基本的な回路トポロジー
- MOSFET構造（抵抗、アンプ、PLL、データコンバータ）
- 等価モデル
- 電流源
- フィードバック理論
- デジェネレーション（負帰還を用いた安定化）
- 等価モデル・パラメータ
- 回路設計技術
- 安定性解析（実例付き）
AMS 回路およびレイアウト設計:応用（Comprehensive）
このコースでは、以下の内容を学びます：
- VDSM（Very Deep Sub-micron：超微細プロセス）におけるアナログ設計の基礎
- 各コンポーネントの回路動作
- アナログ機能およびコンポーネント
- オペアンプ（Op-Amps）
- PLL（Phase-Locked Loop）
- パッシブデバイス
- PDK（プロセスデザインキット）の概要
- 標準セル、インバータ、オペアンプリファレンス回路の設計
- シノプシスのCustom Compiler™を用いた回路設計デモ
- ミックスドシグナル回路設計フローの基礎
Custom Compiler:基礎（Foundation）
Custom Compilerは、デジタル、アナログ、ミックスドシグナルICの設計に必要な機能をすべて備えた設計プラットフォーム です。
学習内容：
- Custom Compilerの起動方法
- 基本機能の使用方法
「Custom Compiler：基礎」試験（Foundation Exam）
Custom Compilerを使用したアナログおよびミックスドシグナルIC設計の知識を証明する試験です。合格者にはデジタルバッジが授与されます。
Custom Compiler:回路図入力（Schematic Entry）
このコースでは、以下を学びます：
- Custom Compiler設計手法の基本
- Custom Compilerを用いたアナログ回路の回路図設計と検証
- Custom Compilerによるコ・デザインフロー
「Custom Compiler：回路図入力」試験（Schematic Entry Exam）
Custom Compilerを用いたアナログ回路設計の回路図入力スキルを証明する試験です。合格者にはデジタルバッジが授与されます。
Custom Compiler:基本レイアウト（Basic Layout Design）
このコースでは、以下を学びます：
- Custom Compiler Layout Editorを使用した基本的なレイアウト編集
- その他のCustom Compilerツールおよびアシスタントの活用
「Custom Compiler：基本レイアウト」試験（Basic Layout Design Exam）
Custom Compiler Layout Editorを用いたアナログ回路レイアウト編集スキルを証明する試験です。合格者にはデジタルバッジが授与されます。
回路シミュレータ PrimeSim SPICE&検証環境 PrimeWaveを用いた解析
このコースでは、以下を学びます：
- PrimeSim™ SPICEを使用したアナログ回路シミュレーション
- PrimeWave™を用いたデバッグ手法
「PrimeSim SPICE&PrimeWave」試験
PrimeSim SPICEおよび PrimeWaveを用いたアナログ設計のシミュレーションと解析スキルを証明する試験です。合格者にはデジタルバッジが授与されます。
プログラム概要
期間: 12 週間（事前必須コース 5 週間を含む）
受講費用: 2,100 米ドル
試験詳細: 各試験は25～50問、60～90分間で実施、正答率85%以上で合格。合格者にはデジタルバッジを授与。
修了証明
すべてのコース（事前必須コースを含む）を修了すると、
「パープル認定: AMS 回路およびレイアウト設計ラーニングパス修了証（Purple Certification: AMS Circuit and Layout Design Learning Path Completion Certificate）」およびデジタルバッジ が授与されます。
このプログラムを通じて、最先端の AMS 回路設計技術とシノプシス・ツールの活用スキルを習得し、アナログ・ミックスドシグナル設計のエキスパートを目指しましょう！