使用 IC Compiler II Automated FreeForm Macro Placement 技術提高了生產力

設計師們都了解布圖規劃 (Floorplanning) 對於高品質的佈局及繞線(P&R, Placement & Routing)的重要性，而高品質的佈局及繞線是設計成功的先決條件。 雖然如此，布圖規畫設計不僅相當耗時而且索然無味。新興領域諸如人工智慧 (AI)、高效能運算 (HPC, High-performance Computing)、以及超大規模資料中心 (Data Centers) 的崛起，晶片設計的複雜度及獨特的架構挑戰也隨之增加。

隨著設計尺寸及複雜度的不斷提升，在一個 IC 設計上的巨集 (Macro) 數量也迅速增加。因此，布圖規劃在整個專案的時程比重逐漸增加，而設計師們也在尋找藉由減少反覆的布圖規劃以達成高品質成果 (QoR, Quality of Results) 目標的方法。

如今，對於這個必須面對的挑戰已經有了解決方案：一種新的技術可以將這種布圖規劃的設計工作自動化，節省了少則數日、數周、甚至多達數月的辛勤努力。在這則部落格文章中，我將會分享新思科技 (Synopsys) 的 IC Compiler™ II 以及 Fusion Compiler™ 佈局及繞線解決方案的最新功能，它們將自動化及智慧帶進了這個領域。做為例證，我會強調創意電子Global Unichip Corp (GUC) 公司是如何利用這兩個工具所具備的 FreeForm Macro Placement 技術來加速其邁向達成高品質成果之路，並與傳統的人工處理方式做一個對照。

傳統的布圖規劃為什麼會耗時而且索然無味？

傳統上，布圖規劃是將 IC 的主要功能區塊，或稱為巨集予以佈局，這牽涉到人工的嘗試錯誤 (Trial and Error)，藉此為晶片尋找出好的資料流。巨集一旦被佈局後，剩餘的空間就可以做為標準元件 (Standard Cells) 之用途。其目標是要將每一個區塊放在適當的位置，以達到手頭上的設計方案所要求的功率、性能、及面積 (PPA, Power, Performance, and Area) 目標。如果你目前所從事的是你所熟悉的設計型態，或許你可以依賴過去的經驗以及從學術機構習得的知識來加速這個流程。舉例而言，也許你是高效能運算設計單晶片系統 (SoCs for HPC) 方面的鬼才，你知道如何為晶片佈局及繞線，可以將功耗降到最低，同時還能擷取出所需的性能。但如果巨集數量成千上萬，以人工方式來做這些變動在效率上總是會碰到極限。

反覆地進行布圖規劃，視晶片的尺寸及複雜度而定，可能會耗時數日甚至數周。如果以人工方式，或者是使用既有的傳統布圖規劃解決方案，設計師被限制必須在區塊的邊緣布放巨集。但這並不一定是理想的方式，有可能會導致阻塞 (Blockage) 或次級品質 (Sub-optimal Quality)。 

創意電子GUC ，一家ASIC設計服務領導廠商，致力於為客戶提供 IC 建置及 SoC 生產方面的服務，已經採用新思科技的數位建置流程 (Digital Implementation Flow) 多年，包括在3奈米及5奈米的尖端製程上。 以台灣為運作基地，該公司在提供客戶最快速的上市時程 (TTM, Time to Market) 的同時，還能將功率與性能予以最大化，展現出不凡的價值。為了持續地完成甚至超越客戶的需求，GUC 必須將其 人工智慧、高效能運算、行動裝置、汽車電子、以及物聯網方面的設計週期予以精簡。為此，該公司需要一個解決方案來提升其佈局及繞線上的生產力。原因無他，以其複雜的單晶片系統為例，就包括了2000 多個記憶體，布圖規劃早已是一大挑戰。

FreeForm Macro Placement 提高了佈局及繞線的生產力

在新思科技的使用者大會 (SNUG, Synopsys Users Group) 的簡報上，創意電子GUC 介紹了他們使用新思科技的IC Compiler II 在一個大型12奈米高效能運算晶片專案之後的布圖規劃相關數據，以及其成功交付生產的過程。他們展示了FreeForm Macro Placement 技術如何顯著降低布圖規劃設計所需的時間，以及在交付生產(tapeout)的時程上縮短數個月時間扮演關鍵性的角色。在其實驗中，該團隊利用相同的佈局繞線流程，執行了兩個平行的測試。其中的一例，他們使用了傳統的反覆過程進行了布圖規劃，再使用新思科技的 IC Compiler II 接續完成佈局繞線的其他步驟。第二例中，該團隊則使用了新思科技的IC Compiler II 的 FreeForm Macro Placement 將過程中的布圖規劃予以自動化。連通性驅動 (Connectivity-driven) 的FreeForm Macro Placement 技術具備阻塞認知的能力，可以同時置放標準元件及巨集，並達到較佳的高品質成果 (QoR) 。其粗略佈局引擎 (Coarse Placement Engine) 可以同時將標準元件及巨集的線長、時序、以及其功率予以最佳化。

比較兩項測試，第二例中使用 FreeForm Macro Placement 技術的單一流程時， GUC 發現了改善的PPA成果：

• 開關功率 (Switching Power) 降低了14%，線長減少了 19%。
• 由於有較佳的變壓比 (VT ratio) ，因此其漏洩功率 (Leakage Power) 也比較低。
• 由於有較佳的Total Net Length/cap，因此有較低的動態功率 (Dynamic Power)。

由於 Memory-to-logic Path 較短，沒有出現Glitch Violations，因此有較佳的訊號完整性 (SI, Signal Integrity)。

應用機器學習在巨集佈局(Macro Placement)上，將布圖規劃予以最佳化

除了FreeForm Macro Placement 的技術之外，新思科技的IC Compiler II 還運用了下一世代由機器學習所驅動的巨集佈局 (Macro Placement) 技術，進一步強化其功能。以機器學習為基礎的技術運用了強大的粗略佈局引擎 (Coarse Placement Engine) ，能夠根據從之前的設計結果中所收集到的資料，預測巨集元件佈局的高品質成果 (QoR)， 並為阻塞和時序 (Congestion and Timing) 創建最佳且具備獨特性的巨集佈局。這個技術可以預測阻塞、線長，以及總負時序裕量 (TNS, Total Negative Slack)，並顯著減少人工調整所需的人力。 藉由迅速即時地自動探索數百個布圖規劃，這個技術可以創建出最佳性能的布圖規劃產出。

機器學習的模型會在使用過程中一路被訓練，而且可用來提供訓練的資料越多，該技術就會變得越聰明。由於IC 界可供探索的空間十分巨大，特別是那些動輒運用到數千個巨集的人工智慧架構， 機器學習的技術非常適合被用來作為解決布圖規劃設計所面臨的挑戰。機器學習所需的資料， 不管是來自使用者端，或是該工具出廠時所預載的機器學習資料庫，都會被儲存以供後續其他的設計重複使用。

新思科技的IC Compiler II 以及 Fusion Compiler 是 Synopsys 數位設計家族 (Digital Design Family) 的一部分，是業界第一套人工智慧增強型、雲端就緒的設計解決方案組，重新定義了跨越合成 (Synthesis)、佈局繞線 (P&R)、及驗證簽核 (Signoff) 的傳統EDA 工具的界限。這個包羅萬象的平台正朝向提供最佳的 PPA以及最短的獲致結果時間 (Time-to-results) 大步邁進。該公司也已將許多 新思科技 IP 整合至其解決方案內。

總結

晶片的布圖規劃標示了所有基礎元件的位置。 在理想的狀態下，巨集及標準元件為了要創建適用於目標應用的最佳 PPA，應該要具備支援該晶片的良好資料流。傳統上，布圖規劃向來是一個人工操作的流程，既耗時且費力。新思科技的IC Compiler II 及Fusion Compiler 數位建置解決方案中的全新自動化及機器學習驅動的技術簡化了布圖規劃設計，且能獲致更佳的結果及生產力。舉例而言，創意電子GUC在使用了新思科技 IC Compiler II 的FreeForm Macro Placement 功能後，其開關功率 (Switching Power) 降低了14%，線長減少了 19%。

使用具備自動化及智慧的最新布圖規劃技術，可以創建出你的設計所需要的品質和及時性。