由人工智慧驅動的設計應用
對世界各地的團隊而言,能依循預測方式實現晶片設計收斂已日益深具挑戰性。雖然 Lint 分析工具已存在數十年,但傳統工具仍需投入大量工作才能過濾掉干擾訊號,並集中精力在真正的設計問題上。隨著特定應用積體電路(ASIC)晶片尺寸與複雜度日益增加,晶片設計人員在管理大量電路中斷的問題時,需要更高的偵錯效率才能加速測試周轉時間(TAT)。
我們已證實 Lint 分析如何透過提供全方位機制來檢測基本晶片設計錯誤,以及採用引導式方法進行更深入的功能性 Lint 分析的諸多好處。
由於體認到自行設計開發的編碼風格之間的懸殊差異,我們與業界領導者合作的豐富經驗讓我們佔有優勢,可以為客戶加快 RTL 與系統單晶片(SoC)設計流程,這是見所未見的情況。Synopsys VC SpyGlass™ CDC 等解決方案已證實先進機器學習(ML)演算法對於實現具有可擴充性效能和高偵錯效率的SoC 設計簽核的重要性。最新推出的 Synopsys VC SpyGlass Lint 採用業界標準作法與我們數十年來的專業知識,現已包含強大的機器學習功能,可大幅提升設計人員的偵錯效率。
在這篇部落格文章,我們討論的內容將包含傳統 Lint 分析工具的缺點、機器學習根本原因分析(ML-RCA)的功能如何加速設計簽核、新思科技 VC SpyGlass Lint 的主要優勢,以及我們預期智能 Lint 分析的未來發展途徑。
「10 倍法則(rule of 10)」顯示,從矽前(pre-silicon)到矽後(post-silicon),為找出晶片的錯誤並予以修正,所花費的費用與困難程度將會增加10 倍。按照常規,因為 RTL Lint 檢測是靜態地進行設計違規鑑定,傳統 Lint EDA 工具在設計中會產生更多干擾訊號。
傳統的Lint 流程仰賴手動偵錯,亦即需要設計人員逐一進行違規偵錯;這是非常沒有效率的方法,會導致重複且不必要的循環週期。對於處理百萬閘級 SoC 設計的團隊而言,可能要花費數週時間才能完成Lint 簽核。因此,設計人員需要一種智能的方式來調整偵錯週期,並有助於確定設計中的實際差異。
傳統 Linter 的缺點驅動對具備全方位ML 技術的 Lint 分析科技的需求;將 Lint 分析與形式引擎(formal engine)整合,可以儘早進行整個開發生命週期,有助設計人員快速判斷已標記的違規。
之前我們曾談論過功能 Lint 分析如何提供使用者一個乾淨的 Lint 結果,幫助他們減少在設計週期後期才發現的設計問題,並執行先進檢測標記,例如活鎖(livelock)、死鎖(deadlock)、無作用程式碼(deadcode)等。當談到具備 ML 技術的 Lint 分析,設計人員必須牢記一個重要方法:建立在相似根本原因基礎上的高效率違規群集分析(clustering)。
簡言之,群集分析方法的目標是要確定因果關係。藉由將ML與群集分析方法整合,可執行自動化根本原因分析(RCA),將設計中由相同根本原因引起的違規進行分組。每次違規依據分類跟根本原因進行比對,讓設計人員得以判定違規存在的原因,並判定單一根本原因是否會啟動相似違規。
舉例來說,假設在執行標準 Lint 期間,設計中出現 100,000 次違規。在執行時使用新思科技 VC SpyGlass ML-RCA,將這100,000 次違規分成 50 個群集,每一個群集有 20,000 次違規(即 100,000 除以 50),皆源自於同一個根本原因。如此一來,每個群集將具備偵錯輔助功能,可解決導致 20,000 次違規的潛在原因。
違規可以有多個根本原因,也可能是多個根本原因皆指向單一違規。就新思科技 VC SpyGlass Lint而言(如上圖所示),這些原始輸入違規分析了 100,000 次違規,並使用整合的 ML 演算法開發每個群集,同時識別並建立因果關係。這個工具在不需要此領域專業知識或訓練資料的情況下,為所有設計自動推斷根本原因,並縮小多個違規之間的關係。透過這個獨特的方法,使用者得以使用 ML-RCA 來快速解決同一組裡的上千次違規,打從一開始就註定會成功,EDA 社群的夢想得以實現。
我們揭示由機器學習驅動的先進 Lint 分析和整合形式引擎所帶來的益處,這些益處帶來無限可能。企業在開發特定專業上無需再琢磨如何投資珍貴資源與寶貴的時間,反之,可以仰賴新思科技 VC SpyGlass Lint 等解決方案,來快速驗證一些最複雜的 SoC 設計。
展望未來,我們將持續投資在汽車與其他新興應用的大量規則選擇(rule selections),同時引導顧客儘早著手建立促進次世代設計成長與因應上市時程需求的方法。隨著設計範圍與規模日益增加,我們的工作為科技呈現更多使用案例,對此我們滿懷希望,而且可以確定的是,在未來數年智能 Lint 分析將比以往更加重要。