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如何搭上PCIe 6.0未來發展的特快車
我們身處創新的黃金年代中。未來的自動駕駛汽車將可以載著您在行程之間移動自如；很快地，我們也將創造全新的娛樂世界，人們不再只是故事的旁觀者，而是身歷其境的角色之一。或許有一天，即便身處地球兩端，我們也可以和家人透過全像投影畫面(holographic image)、觸覺甚至我們從未想像過的技術，在餐桌上共進晚餐。
要實現這種未來科技，增加數據頻寬非常重要。 隨著高效能運算(HPC)、超大規模資料中心、人工智慧/機器學習(AI/ML)、自動駕駛、物聯網(IoT)、航太及軍事等領域對先進應用的需求不斷增加，頻寬(bandwith)需求也隨之呈現成長趨勢 。新的PCI Express®(PCIe®)6.0規範正是一種能夠幫助我們實現未來科技的關鍵技術。
PCle 6.0如何實現頻寬躍進？全新PAM-4電子訊號調變方式登場
PCIe 6.0堪稱是迄今為止最重要的PCIe協定創新，其頻寬為前一代協定的2倍，具備以下特性：
- 每個引腳(pin)的數據傳輸速率可高達64GT/s
- 藉由新的低功耗(Low Power)狀態提高能源效率
- 符合成本效益的性能
- 高效能的數據加密與完整性
- 向下相容於前幾代版本
PCIe 6.0實現頻寬躍進的一種方式就是改變電子訊號調變方式(modulation scheme)，即從傳統的不歸零編碼(non return to zero, NRZ)轉變為使用脈衝振幅(pulse amplitude)調變技術的四階脈衝振幅調變(PAM-4)訊號。
在前幾代PCIe中，NRZ位在每個單位時間間隔(Unit Interval, UI)中是以1或0的形式串列通訊(serial communication)。而採用PAM-4時，則可以在與NRZ相同的單位間隔中獲得四個值。由此，無需讓訊號速率加倍，即可實現數據速率翻倍。四個脈衝振幅將生成三個眼圖(eye)，而眼圖高度和寬度則有所減小。為了減少訊號中的錯誤，PCIe採用了格雷編碼(Grey Code)，即一次只改變一位二進位數。 對於類比訊號而言，預編碼有助於減少錯誤。而對於數位訊號，前向錯誤更正(forward error correction, FEC)可降低誤碼率。
但是，這樣難道不會顯著增加延遲(latency)嗎？
答案是否定的。因為PCI-SIG(即制定PCIe匯流排協定的組織)提出了一種巧妙的方式來實現輕量級FEC，只要利用現有的重試機制，就不會導致延遲問題。 與PCIe 5.0相比，PCIe 6.0可提供更高的頻寬，但因而增加的延遲卻幾乎為零。
封包獨特性－流量控制單元(FLIT)至關重要
在PCIe 6.0中，事務傳輸層概念(the transaction layer concept)使用了與前幾代相同的命令。 新的封包表頭格式(packet header format)雖然在根本上與前幾代並無不同，但組織結構卻更為精簡。新的封包傳輸方法讓協定徹底重組，不僅可以支援更高的頻寬，系統還可以透過共用流量控制授權(shared flow-control credits)等功能來處理頻寬調控。
PCIe 6.0使用流量控制單元(FLIT)來傳輸數據，無需編碼。以2.5G為例，由於編碼原因，8位元數據在線路上最終會變成10位元；對於8G而言，128位元在線路上則會變成130位元。然而，FLIT完全無需進行編碼－這意味著每個1位元在線路上也是1位元。以往PCIe 5.0中透過編碼執行的功能和特性，將被涵蓋於在PCIe 6.0亂碼多項式(scrambling polynomial)以及 FLIT 表頭資料的變更當中。
更多彈性、更低功耗！PCle 6.0通道可進入「睡眠」模式
PCIe 6.0所需的低功耗狀態是新一代的L0p。雖然L0p可以向下相容於前幾代L0s，但64 GT/s的FLIT模式速率仍然要求使用 L0p。 這種新的低功耗狀態的創新之處在於，某一些通道可以進入睡眠狀態，相當於電氣閒置(electrical idle)，而數據依然可以繼續在非閒置通道上進行傳輸，而支援FLIT的重定時器也同樣必須支援L0p。而L0p的優勢在於開發者可以根據實際使用的頻寬來擴展功率。
保障數據和系統的安全
隨著互聯程度越來越高，數據和系統漏洞遭受攻擊的可能性就越大，而攻擊者的動機現在也越來越難以揣測。正因如此，越來越多的法律規範要求電子系統具備更高的安全性。在此背景下，PCIe 6.0採用了資料完整性(data integrity)和安全保護機制，其在安全方面的亮點主要體現在以下三個方面：
- 資料物件交換(Data object exchange, DOE)：這不是一種效能模式，而是一種安全模式。其並非為了達成高效能目的而設計，而是PCIe用於增強其他領域安全性的低級別構建模組。DOE是一種基於配置空間暫存器來傳輸主要加密資料和密鑰的簡單機制，並與應用邏輯緊密結合。
- 元件測量和認證(CMA)：藉助此安全功能，設備中的韌體可為設備提供加密簽名。當工程師收到CMA報告時，即能夠驗證簽名是否準確。如果不準確，他們就需要解決相應的安全問題。
- 完整性和資料加密(IDE)：這一安全措施主要是為了防止物理訪問攻擊(physical access attack)。這項保護是為了防止有人窺探PCIe 6.0 FLIT封包，並對其進行插入和刪除操作。此一安全保護機制有兩種模式：第一種是Link IDE，相應的數據將在發送端加密，然後直接在設備接收端解密。第二種則是選擇性IDE，相應的封包將透過交換器傳輸，在請求者處加密，並經過若干中間設備中轉后於請求完成時解密。由於這種安全模式作用於PCIe的「核心」封包級別，因此它需要與控制器緊密耦合，以便以64 GT/s的速率高效地實現加密和解密功能，同時將延遲影響降至最低。此外，使用者還需要有多個管道化AES-GCM加密引擎來滿足傳輸量要求。
PCIe 5.0與PCIe 6.0在安全特性方面的主要區別在於頻寬擴展、對FLIT模式及對新封包表頭格式的支援上。除此之外還有一些安全特性即將問世，並將同時支援PCIe 5.0和PCIe 6.0。可以這麼說，隨著安全形勢的變化，安全防護措施也會不斷發展並更臻完善。
PCle 6.0先驅者：固態硬碟(SSD)
雖然PCIe 4.0和PCIe 5.0正日益普及化，但固態硬碟(SSD)已經開始率先採用PCIe 6.0。
以下圖為例，仔細觀察圖中機架單元(rack unit)的盒內結構，就會發現CPU與加速器及SSD相連，而加速器與智慧網卡(NIC)相連，這些都屬於PCIe插槽。而從PCIe 5.0過渡到PCIe 6.0時，U.2外形尺寸將逐步被淘汰，PCIe 6.0很可能支援U.3、 EDSFF(企業和資料中心標準外型尺寸)和OCP(開放運算專案)3.0。
由於SSD SoC與NVMe(非揮發性記憶體主機控制器介面規範)或快閃記憶體以及根複合體處理器(root complex)相連，因此頻寬要求會非常高。 但SSD會受限於SSD插槽的頻寬，而後者又受PCIe資料速率控制，意即SSD在同一通道下可獲得雙倍頻寬，而這也是SSD率先採用 PCIe 6.0的原因所在—對於開拓市場目標而言，優勢顯而易見。同時，根複合體處理器生態系統也已經成形。
▲ PCIe是超大規模資料中心機架單元盒中的實際介面。這是一個盒內(運算)的範例：PCIe 是CPU、GPU、SSD、加速器和智慧網卡(NIC)應用的主要介面，並通過CXL 保持暫存一致性。
在Meta的推動下，開放運算專案(OCP)正在開發一種可用於所有介面的通用外型尺寸。NIC、SSD及其他元件一直都有著相異的外型尺寸，而OCP的願景就是讓所有介面都使用一種通用外型尺寸。參與Meta生態系統的公司正在開發採用OCP 3.0外型尺寸的設備，而PCIe 6.0將會支援該外形尺寸。
搭上PCle 6.0未來發展的特快車
對於準備率先部署PCIe 6.0的企業而言，選擇經驗豐富的IP合作夥伴至關重要。
新思科技的IP不僅獲得了PCI-SIG認證，旗下PCIe和安全專家在業界也居於領導地位。新思科技擁有廣泛廣泛的PCIe 5.0解決方案，均通過主機和設備的PCIe 5.0合規性測試，近期更實現超過250個PCIe 5.0軟體授權。作為PCIe標準制定工作小組成員，新思科技長久以來致力於PCIe的開發，新版本可向下相容於早期版本，使用者們可以安心採用我們的解決方案。
新思科技PCIe 6.0相關產品包含：
- Controller IP：其多串流(MultiStream)架構與PCIe 6.0的IDE安全IP模組緊密集成，涵蓋多個介面，旨在實現最低延遲和最大輸送量。
- Synopsys PHY：可採用FinFET製程工藝，通過自適應數位訊號處理(DSP)演算法來優化數位均衡，以實現橫跨底板(backplane)、NIC及晶片對晶片(chip-to-chip)通道發揮其能效。
- Verification IP：採用原生系統/Verilog UVM架構來加速測試平台開發，並且內建驗證方案、序列和功能覆蓋。
- CXL IP：同樣支援FLIT模式。
總而言之，新思科技在PCIe方面獲得成功的歷史悠久，並始終走在產業尖端，是值得信賴的合作夥伴。新思科技的解決方案將幫助使用者以最大程度降低採用PCIe 6.0的風險，協助企業搭上未來發展的特快車。