3DIC如何帶動產品創新浪潮

本文原文由Shekhar Kapoor張貼

英文原文：How 3DICs Are Sparking a New Wave of Product Innovation

一想到每年都會有創新的科技問世，就覺得令人感到鼓舞、振奮。而隨著工程師致力開發新一代的變革性產品，設計團隊對運算的需求是無止盡的。為了滿足這些需求，多晶片(multi-die)架構正成為一種催化劑，激發持續的創新，並在人工智慧、高性能運算和行動通訊等應用領域開闢新的機會。

特別是3DIC，即一種透過在單個封裝中垂直堆疊不同晶片或晶圓而構建的三維積體電路，提供一種可行的方法來擴展摩爾定律中有關功率、性能和面積 (PPA) 等各方面的優勢。能在不增加晶片面積或功率的情況下，提供更多的處理能力。還能支持異質混合搭配的方法，將應用優化製程技術目標最大化。簡而言之，模組化、多晶片設計(例如3DIC)，這些有如系統賦能的基本部分就必須更加專業化，以便為越來越運算密集的數位世界執行任務。

在 SNUG SV 2022 大會上，來自半導體領域的產業技術專家，在一場名為「3DIC設計：從流行術語到實際採用」的小組專題論壇，探討了3DIC技術的前景、挑戰及當前的現況。由新思科技矽晶實現事業群行銷副總裁 Sanjay Bali 主持，論壇成員包括以下代表：

AMD 高級研究員 Raja Swaminathan
Pushkar Ranade，英特爾高級首席工程師
Mamta Bansal，高通公司工程高級總監
Subhasish Mitra，史坦福大學教授、ACM 研究員和 IEEE 研究員

在這篇部落格的貼文中，我將分享這個小組專題論壇的一些亮點。新思科技用戶可以按需造訪SolvNetPlus搜尋這個小組論壇內容以及其它 SNUG 2022 會議內容。

生態系統合作推動3DIC技術進步

來自AMD 的 Swaminathan 帶領討論，闡釋如何將小晶片(chiplets)或所謂構成多晶片設計的die，拿來做通用 CPU，並在更多專業用途上發揮效能。而特定領域的小晶片與更高良率(yield)的結合，為客戶提供了重要的價值主張。這種模組化晶片能否成功，很大程度上取決於能讓晶片組合在一起，並相互溝通的封裝技術。從 2D 到 2.5D 和 3D，有各式各樣的封裝類型，各具有不同類型的連接性，並非是通用的。如何能做出正確的選擇端看應用程序的要求。

Swaminathan 說，3D 堆疊是小晶片架構的終極目標。藉由混合鍵合技術(hybrid bonding)的連接方式，像是AMD 3D V-Cache™ 技術引入的連接方式，提供的頻寬密度 (bandwidth density) 比目前業內任何其他產品能提供的高出許多。憑藉其 3D V-Cache 技術，AMD 為 7nm x86-64 CPU 實現了混合鍵合的 64MB 堆疊暫存(stacked cache)。3D 堆疊可以增加效能同時還提供低延遲，而AMD的混合鍵合技術可實現更高的互連密度和更好的互連能效。「CPU 內核上的 3D 暫存堆疊只是我們 3D 之旅的開始」Swaminathan 說。「3D 堆疊技術的進步加上其它先進的封裝技術，將實現超越摩爾定律的擴展，並在這10年間實現在單片設計不可能實現的複雜的異質整合方案。」

這些機會確實揭示了需要進一步創新的領域，從測試到供電、系統級整合等等。Swaminathan說：「我們確實處於一個全新的運算時代，因為設計和創新必須更上一層樓，以彌補放緩的摩爾定律」，「在未來 5 到 10 年，為能加快實現這些先進封裝技術的優勢。IC設計團隊和 EDA 合作夥伴的關係將更顯重要。」

英特爾的 Ranade 追溯了迄今為止的擴展進程，從去年慶祝問世 50 週年的英特爾® 4004 4 位元微處理器，到今天擁有超過 1000 億個電晶體的晶片。「到這個十年結束時，我們應該能製造出在單一封裝中包含超過10,000億個電晶體的產品，」 Ranade說道。「作為技術專家和架構師，我們的工作實際上是要弄清楚實現這個未來目標所需要的一些有利技術和方法。」

Ranade 強調，有三個關鍵因素，包括：新架構模式，可以將舊有的單晶片分割成離散的小晶片、新設計方法，可因應電晶體數量增加 10 倍，特別是在更高的抽象層級(abstraction level)管理日益增加的設計複雜性、以及先進封裝技術，可利用創新和高成本效益的方式連接各種小晶片。

Ranade 指出，幾乎每十年，EDA 和設計方法都會出現一種新的典範，隨著晶片複雜性的不斷提高，抽象層級也不斷提高。「沒有一家公司可以實現這一目標所需的一切」 Ranade說。「我們需要設計生態系統中的所有參與者包括EDA、IP、代工廠和無晶圓廠IC設計公司之間的密切合作。」

促使運算性能提高到1,000 倍

在這個到處都是矽晶片的新時代，5G 正在推動行動通訊、物聯網、汽車等領域的連接。換句話說，這是一個多樣化的應用，需要多樣化的設計流程。今天的 2D 設計流程是以流程技術和系統架構為基礎，來支持更多的功能性。因此，高通公司的 Bansal 表示，3D 設計有很多機會以更小的外形尺寸帶來更多功能，並具有更好的互連、更高的性能和更低的功耗。

在小組論壇中，Bansal 還探討從系統層級到晶片層級以及跨多個小晶片的相互操作性的重要性。她說，標準化對於實現相互操作性非常關鍵，並指出高通積極參與這些過程。為了使 3D 設計成為主流，設計者的工具和方法需要簡化和標準化。而透過生態系統建立的伙伴關係可以當做後盾予以支持。

Mitra 則聚焦在 3D 奈米系統，他認為這是未來的關鍵，也是能實現提升運算效能達到下一個 1,000 倍的技術。人工智慧、機器學習和擴增實境/虛擬實境 (AR/VR) 等海量數據應用需要大量運算，而提供這種運算的傳統方法運算速度已逐漸不敷使用。Mitra 展示了 N3XT (奈米工程計算系統技術) 3D MOSAIC (單片堆疊組裝 IC)，其中多個 N3XT 3D 晶片透過連續的晶片堆疊、中介層(interposer)和晶圓級集成被整合在一起。

「儘管在過去 60 年來，運算技術有了很大的進展，但我們今天所做的運算是非常基本的，因為我們有一個由電晶體和一些導線互連的二維平面…而且記憶體晶片距離導致記憶體牆(memory wall)的運算晶片還有很大的間距，」他說。「在 N3XT 3D 這個概念中，我們試圖實現的就是我們所說的浸潤在記憶體中的運算。有多層非常有效的邏輯，與多層密集的記憶體密集交錯。這些不同層之間的超密集三維集成，用於邏輯層和存儲層的精細交錯，是實現 100 倍至 1,000 倍能量延遲(energy-delay)產品優勢的關鍵。」