バックエンド設計において、ローパワー化は必須項目の一つとなっています。最小パワーを目指し、小面積化、小配線容量化、高uHVt率化、低電圧化動作、などを実現させる様々なレイアウト手法が存在しますが、市場では、さらなるローパワー化が期待されている状況です。そこで今回は、弊社ルネサス含め、各社が独自に用意しているローパワー・セルを最大限有効活用するDC/DCGおよびICCを含めたフィジカル・メソドロジをシノプシスと共同開発し、従来比でさらに9.3%ものトータル・パワー削減を実現した実製品事例をご紹介します。

シノプシスDC ExplorerとDC Graphicalはリリースされて久しく、興味を持たれている方はもとより、実際に使われている設計者の方も増えてきていると思います。東芝でもいくつかの製品設計に適用して効果が出ており、ここではその事例をご紹介します。DC Explorerについては、設計初期段階での適用で、主に入力データのブラッシュアップに使用して設計期間短縮効果が得られたUse modelの事例や、合成結果を上流工程へフィードバックしてより良いRTLやアーキテクチャ選択に利用した事例を、DC Graphicalについては、optimize netlistなどの新機能適用によって得られたarea削減やleak低減効果の事例をご紹介します。

高性能・低消費電力GPUは、設計の複雑化、動作周波数の高速化が進んでいる一方、面積、電力削減、そして短納期を要求されています。ファブレス半導体ベンダである弊社は半導体製造をASICベンダに依頼しており、ASIC設計の従来手法であるWLMベースやDesign Compiler Topologicalを用いた合成を行っていました。しかしながら、回路規模の増大、複雑化に伴い40nm以降の設計では過剰マージンによるエリアの増大、レイアウトでの配線混雑の発生などが頻発し、ASICベンダとのイタレーションが多発します。今回、これら諸問題の解決策としてDesign Compiler Graphicalを評価して得られた結果をご紹介します。

デザインの複雑化に伴い、テープアウト前の機能ECOによる反復作業は、設計スケジュールを守る上での課題になっています。Formality Ultraは、(1)ECO適用箇所を特定 (2)回路を編集 (3)編集部分を高速に検証する機能を備えており、一連の機能ECO作業をサポートします。そして設計者の意図に沿ったより自由度の高い回路修正を可能とします。本セッションでは、基本的な機能はもちろん、より複雑なECOを可能にするノウハウについて、適用事例での経験を交えてご紹介します。例えば、今まで設計者が何時間も試行錯誤して探していたネットリスト上のECO箇所も、Formality Ultra では数分で見つけることができます。Formality Ultraを機能ECO期間の削減にお役立てください。

16nm FinFETプロセスは、TSMCが提供する最新テクノロジの一つですが、 この最新テクノロジがもたらすメリットを享受していただくための環境構築に重要な役割を果たすのは、実証済みのCADソリューションです。当社は、当社がIntegrated Tool Certificationと呼ぶプロジェクトでシノプシス社と緊密に協業し、N16FFベース・デザインで安心してお使いいただけるシノプシス・ツール群を実現しました。この認証プロセスは、個々のツールがN16FFプロセスに必要な機能を備えているかどうかを確認するだけではなく、設計フローとして実チップ設計に耐えうる完全なソリューションになっているかどうかを実証するためのものです。 本セッションでは、TSMC N16FFテクノロジ、統合ツールフロー認証プロセス、シノプシス・ツール群を用いて実際に行った16FFベース・デザインについてご説明します。FinFETのメリット、TSMCツール認証インフラ、完全なインプリメンテーション/サインオフ・フローと各ツールの高い相関性をご確認ください。

この15年間で先端テクノロジ・ノードが180nm(バルクCMOS)から14nm(FinFET、ダブル・パターニング)へと微細化を続ける一方、成熟したテクノロジ・ノードは、デバイス種の増加(バイポーラ、DMOS、NVM)やインテグレーションの多様化(センサ、MEMS、3D-IC)をもたらし、デジタルCMOSを補完する役割を果たしてきました。ITRSによると、2010年代終わりにはトランジスタ数が1兆個を超えると予想されており、その複雑さが最大の設計課題となるのは間違いありません。シノプシスのGalaxy Design Platformは、フロー統合、新しいアルゴリズム、一貫した実行時間の短縮とメモリー・フットプリントの削減により、あらゆるテクノロジ・ノードのデザインでこれまで以上に競争力の強化をもたらします。本セッションでは、現在のIC設計が直面している体系的な複雑さを解消するGalaxy Design Platformの最新のイノベーションについてご説明します。

先ごろSynopsys Users Group(SNUG)Silicon Valley 2014にて、業界をリードするフィジカル・インプリメンテーション・システム、IC Compilerの後継となるIC Compiler Ⅱが発表されました。このセッションでは、インプリメンテーションの常識を塗り替えるIC Compiler Ⅱの全容をご紹介した後、厳しさを増すIC設計の課題を解決する新機能の数々をご説明します。スループットが10倍に向上したIC Compiler Ⅱで実現する新しいフィジカル・インプリメンテーションの世界をご覧ください。

パナソニック　システムLSI事業部では、お客様に突き刺さる商品をタイムリーかつ迅速に開発するために、先端技術の導入を積極的に行っています。今回、シノプシス社とのコラボレーションにより、配置合成から配線までICCⅡによる強力なフローを構築し、設計生産性を著しく向上することができました。本セッションでは、テープアウトを短TATで実現した最新のSoC設計事例についてご紹介します。

シノプシスが一から再開発した次世代フィジカル設計ソリューション ICCⅡをパナソニック様に先行導入いただき、共同で高速SoCの実設計に適用しました。ネイティブ・マルチスレッディングによる超高速かつ大容量次世代データモデルをインフラストラクチャに持つICCⅡでは、従来は不可能だった多数のファンクション・モードの同時最適化を短時間で実行でき、テープアウトまでの工数の大幅削減が可能になりました。実際の設計で有効なAPS(アダプティブ・フィジカル・シンセシス)による最適化、次世代マルチモードCTSなどのテクニックをご紹介いたします。