幅広い分野で標準システムバスとして使用されているPCI Express。市場の要求とともに規格も拡張を続け、モバイル・マルチメディアなどの市場においてはローパワー化、ストレージなどのエンタープライズ市場においてはハイスピード化と、異なる市場からの異なる技術要求への対応も推進されています。本セッションでは、それぞれの要求を解決するための技術をご紹介します。ローパワーについては、規格化されているL1 Substrate、M-PCIeと、DesignWare Core IPの機能としてUPFを用いたパワー・ゲーティングを、ハイスピードについては、現在Rev0.3まで規格化されているGen4をご紹介します。

USBは1990年代から時代に合わせて進化を続ける、最も有名で、誰もが意識せずに使用しているバス規格のひとつです。昨年、最新規格であるUSB3.1仕様が策定され、市場にその姿を現す時が刻一刻と近づいています。USB3.0からUSB3.1への進化は、単なる通信ビットレートの向上だけではありません。本セッションでは、USB3.1が遂げた革命的な改善点、変更点、そして、ホストコントローラ、ハブ、PHYへの影響についてご紹介します。同時にUSB3.0の実装で得た知見に基づき、USB3.1を用いたSoC設計への課題についてもご説明します。さらに、大容量記憶装置や通信などのアプリケーションが、どのようにUSB3.1がもつハイ・スループットの恩恵を受けることができるかについてご説明します。

タブレットPCなどのモバイル機器の出荷台数が従来型PCを超えようとしています。またスマートフォンが普及したことにより、低消費電力で高速かつ大容量のメモリーの需要はさらに拡大しています。これらの要求に応えるべく、JEDECはLPDDR4 SDRAMの規格化を急いでいます。LPDDR4はDDR4と同程度の動作周波数への対応となるため、さらなる技術的なチャレンジが要求されます。シノプシスのメモリー・コントローラIPはすでにDDR4に対応していますが、これからのメモリーの主役となり得るLPDDR4への対応も日本のR&Dを中心に進めています。本セッションでは、LPDDR4/DDR4仕様のご紹介と弊社メモリー・コントローラIPの機能詳細および使用方法についてご説明します。

“システムに期待された性能要求を満たせない” ー もしかすると、メモリー・コントローラの使い方にその原因があるかもしれません。一般的にメモリー・コントローラは様々なユースケースに対応するために多種多様なコンフィギュレーション設定がサポートされています。これらのコンフィギュレーション設定を、システムのユースケースに合わせて最適に設定することは大変困難な作業です。このセッションでは、DesignWare uMCTL2モデルでサポートされているアドレス・マッピング、システム要求仕様を満足させるために考えなければいけないQoS設定などのコンフィギュレーション設定変更によるシステム性能比較をPlatform Architect MCOを使ったシミュレーション結果から導き出す方法をご紹介します。

DesignWare IP Prototyping Kitsは、今年6月に発表したIP Acceleratedイニシャティブの一翼を担う新しい製品です。本キットは、検証済みのリファレンス・デザインが実装されたHAPS-DXプロトタイピング・システムと、Linux OS上で動くリファレンス・ドライバをはじめとする、DesignWare ARCプロセッサ・ベースのソフトウェア開発プラットフォームで構成されています。本セッションでは、このDesignWare IP Prototyping Kitsのハードウェア/ソフトウェア構成をご紹介します。また、HAPS-DXに実装されているリファレンス・デザインをスタート・ポイントとして、実際の開発システムに適合させるのに最適な、coreConsultantやProtoCompilerといった、Prototyping Kitを取り巻くツール群を用いたソリューションについてもご説明します。

FinFETプロセスのフィジカルIP開発は、FinFETのメリットを最大限に活かすため、デジタル設計と同じ手法で行われる必要があります。スケーリング、消費電力の低減、高速化などです。そのためには、ファウンドリと緊密に連携して、アナログ/ミックスドシグナル開発技術と設計スタイルを再構築する必要があります。本セッションでは、フィジカルIPデザインにおけるFinFETの特徴、およびプレーナ型デバイスとの相違点についてご説明します。ここでは、広く利用されているIP(DDR、USB、PCI Express、組込みメモリ、ロジック・ライブラリなど)の既存の回路設計やレイアウト・トポロジーに対して、FinFETが与える影響を解説します。また、高度なプロセス・クオリフィケーション手段の組入れ方法にについてもご紹介します。

IoT、M2Mの応用機器では、超省電力、省シリコンサイズに加え、割り込みへの高速な応答性、情報の秘匿性の確保やセンサーのデータ加工などの演算能力を求められます。 本セッションでは、これらの相矛盾する要求を高い次元で実現するARC EM SISS(センサー IPサブシステム)をデモを含めてご紹介します。SISSでは、従来型のCPUのみならず標準的なI/O 機能を低レイテンシでインテグレーションし、データ加工のためのMAC演算などのDSP 演算機能も使用することができます。さらに特殊な演算が要求される場合は、ユーザーは RTL記述により、命令を追加することができる機能が備わっています。一方で、要らない機能は徹底的に取り除くことができるため、ユーザーが望むCPUを含む最適なサブシステムを容易に構成することができます。IPとしては、完全なRTL(ソフト・マクロ)が提供され、FPGAプロトタイプからASICまでシームレスに利用できます。