新思科技針對台積公司5奈米製程技術推出業界最廣泛的IP組合 能加速高效能運算SoC設計

本篇新聞稿已於5/11/2020於美國加州山景城發佈

重點摘要：

• DesignWare介面PHY IP組合內容包含：112G/56G 乙太網路、裸晶對裸晶(Die-to-Die)、PCIe 5.0、CXL、CCIX和記憶體介面，能實現最高的資料傳輸率(data rate)。
• 適用於DDR5、LPDDR5和HBM2/2E的高效能記憶體介面IP，可提供最大的記憶體頻寬和電源效率。
• 運用於112G USR/XSR連結與高頻寬互連的裸晶對裸晶PHY運用了寬並列(wide-parallel)匯流排技術，能以極低延遲(latency)提供可靠的鏈結(link)。
• 經優化的基礎IP，例如邏輯庫(libraries)、多埠記憶體編譯器(memory compiler)和TCAM，能以低功耗提供最佳效能。

(台北訊)  新思科技近日宣佈，針對運用於高效能運算系統單晶片 (SoC)的台積公司 5奈米製程技術，推出業界最廣泛的高品質 IP 組合。應用於台積公司製程的DesignWare^® IP組合內容包括介面IP(適用於業界最廣泛使用的高速協定)和基礎IP，可加速高階雲端運算、AI加速器、網路和儲存應用SoC的開發。新思科技DesignWare IP 與台積公司 5奈米製程的結合，可協助設計人員掌握設計在效能、功耗和密度的嚴格要求，同時降低整合風險。

台積公司設計建構管理處資深處長Suk Lee表示：「我們與新思科技長期合作為我們雙方的客戶提供了基於最先進製程技術的DesignWare IP，令客戶面對高效能運算等各種市場時能達成一次完成矽晶設計(first-pass silicon success)。基於台積公司先進製程技術的廣泛DesignWare IP組合，可協助設計人員快速地將必要的功能融入設計中，同時受惠於最先進晶圓代工解決方案 、也就是5奈米製程技術，所帶來的強大功耗與效能的提升。」

新思科技IP行銷策略資深副總裁John Koeter則表示：「近二十年來，新思科技的DesignWare IP一直走在業界前端，基於台積公司的每一代製程技術實現無可比擬的功耗、效能和面積表現。藉由提供基於台積公司5奈米製程技術的業界最廣泛的介面和基礎IP組合，新思科技協助雙方客戶加速高效能運算SoC的發展。」

上市時程與資源

針對用於高效能運算SoC的台積公司 5奈米製程技術、所推出的DesignWare介面與基礎IP，預計在2020年第二季末上市。更多資訊請參考：

-  DesignWare介面控制器與PHY IP網頁

-  DesignWare 基礎IP網頁

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關於DesignWare IP

新思科技是一家為SoC設計提供高品質、經矽驗證的IP解決方案領先供應商。DesignWare IP的廣泛產品組合包括邏輯庫、嵌入式記憶體、嵌入式測試、模擬IP、有線及無線介面IP、安全IP、嵌入式處理器及子系統。為了加速原型開發、軟件開發、並將IP集成到SoC中，新思科技的IP Accelerated計劃提供了IP原型開發套件、IP軟件開發套件、及IP子系統。新思科技對IP品質、全面的技術支持、及強大的IP開發工法，進行了廣泛的投資，使設計師能夠降低集成風險並縮短產品上市時間。欲知有關DesignWare IP的更多訊息，請訪問https://www.synopsys.com/designware。

關於新思科技 (Synopsys)

新思科技是專為開發電子產品及軟體應用的創新公司，也是提供「矽晶到軟體(Silicon to Software™)」解決方案的最佳合作夥伴。身為全球第15大的軟體公司，新思科技長期以來是全球電子設計自動化(EDA)和半導體IP領域的領導者，並發展成為提供軟體品質及安全測試的領導廠商。不論是針對開發先進半導體系統單晶片(SoC)的設計工程師，或正在撰寫應用程式且要求高品質及安全性的軟體開發工程師，新思科技都能提供所需的解決方案，以協助工程師完成創新、高品質並兼具安全性的產品。更多詳情請造訪：www.synopsys.com。  

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