DSO.ai
もっと詳しく知る →
サポート技術情報
Today & Tomorrow掲載 サポートQ&A 検証編
※ ご覧になりたいQ&A 掲載号のタイトルをクリックしてください。
※ ご覧いただくにはSolvNet IDが必要です。
2019年
Today&Tomorrow 113/ サポートQ&A 検証編 SpyGlass
Q1 センシティビティリストに冗長な信号が指定されている事を、リントチェックで検出したいと思っています。どのルールでチェックできますか？
Q2 リントゴールにルールを追加するにはどの様に指定しますか？
Q3 ルールの動作確認の為に、特定のルールだけを実行するにはどの様に指定しますか？
Q4 検出したい項目がどのルールで検出できるか不明な為、全てのリントルールを実行して試そうとしています。どの様に指定すればいいでしょうか？
Today&Tomorrow 112/ サポートQ&A 検証編 SpyGlass
Q1 SpyGlass CDCのcdc/cdc_verify_structゴールにおいて、まずはAc_unsyncのデバッグから着手するため、Ac_convが検出されないようにするにはどのように対処すべきか教えてください。Warningとして検出されるルールをErrorに変更するにはどのように設定しますか？
Q2 GUIでAc_unsync01のエラーをクリックすると、表が立ち上がってエラーの確認をすることができますが、これをテキスト出力する方法はありますか？
Q3 Today&Tomorrow vol.105で紹介されていた方法を使って、SDCファイルをSpyGlassに読み込ませています。SpyGlass内部ではSDCからSGDCに変換されていると思いますが、どのように変換されたかを確認する方法はありますか？
2018年
Today&Tomorrow 111/ サポートQ&A 検証編 SpyGlass
Q1 Warningとして検出されるルールをErrorに変更するにはどのように設定しますか？
Q2 overloadrulesに設定できるSeverityにはどのような種類がありますか？
Q3 あるルールを通常のエラーよりも深刻な問題として扱いたいため、SeverityをFatalに変更しようとしています。どのように設定すれば良いでしょうか？
Q4 SpyGlassをバッチ実行すると、終了時にErrorやWarningの数が表示されます。しかしmoresimple.rptレポートにはそれとは異なるMandatoryなどのSeverityが表示されることがあります。これらはどのように対応しているのでしょうか？
Q5 moresimple.rptをCSVフォーマットで出力することはできますか？
Today&Tomorrow 109/ サポートQ&A 検証編 SpyGlass
Q1 SpyGlass CDCの実行時間が長く、検出されるメッセージ数も多いため、デバッグ効率が悪く困っています。どのように対処すべきか教えてください。
Q2 SGDCファイルでブラックボックスのポートを定義するときに、存在しないモジュールの定義をするとSGDC_abstract_port01がメッセージされてFatalとなるため検証ができません。どのように対処すべきか教えてください。
Q3 入出力ポートの情報がないインスタンスされたモジュールをブラックボックスとして定義する際に、abstract_portでどのように設定したらよいか教えてください。
Q4 サブモジュールの仮想クロックと、トップ階層の仮想クロックを同期として扱う設定の方法を教えてください。
2017年
Today&Tomorrow 108/ サポートQ&A 検証編 SpyGlass
Q1 SytemVerilogのソースコードを読むためにはどの様な設定が必要ですか？
Q2 デザイン中にVerilogファイルとSystemVerilogファイルが混在している場合はどのように読み込みますか?
Q3 言語ごとにファイル名の拡張子が区別されていない場合には、VerilogとSystemVerilog混在のデザインをどのように読み込みますか？
Q4 VHDLをデフォルト以外のライブラリにコンパイルするにはどのように指定しますか？
Today&Tomorrow 107/ サポートQ&A 検証編 SpyGlass
Q1 SDCファイルを読み込ませたときに、moresimple.rptでSDC_109がレポートされていました。どのように対処すべきか教えてください。
Q2 SDCファイルを読み込ませたときに、moresimple.rptでDomain_Missing01がレポートされていました。どのように対処すべきか教えてください。
Q3 RTL上では定義されていないクロックを仮想クロックとして定義する方法を教えてください。
Q4 CDCの同期化構造として、フリップフロップの2段受けを使用しているレジスタのリストをレポートする方法を教えてください。
Today&Tomorrow 106/ サポートQ&A 検証編 SpyGlass
Q1 デザインの一部がブラックボックスとして扱われているようです。ブラックボックスとして扱われているモジュールは、どのように確認できますか？
Q2 ErrorAnalyzeBBoxルールが検出されるのはどのような場合ですか？また、その場合どのように対応すれば良いですか？
Q3 WarnAnalyzeBBoxルールが検出されるのはどのような場合ですか？また、その場合どのように対応すれば良いですか？
Q4 InfoAnalyzeBBoxルールが検出されるのはどのような場合ですか？また、その場合どのように対応すれば良いですか？
Q5 stopオプションはどのように指定しますか？
Q6 モジュールをstopオプションで指定すると、どのような効果がありますか？
Q7 ignoreduオプションはどのように指定しますか？
Q8 モジュールをignoreduオプションで指定すると、どのような効果がありますか？
Q9 あるモジュールにstopオプションで指定した場合と、ignoreduオプションで指定した場合では、SpyGlassの解析結果に違いはありますか？
Q10 stopオプションとignoreduオプションはどのように使い分ければ良いですか？
Q11 シミュレータ向けに用意したソースリストをSpyGlassで使用したいと考えています。シミュレータ用に暗号化されたファイルに対してSpyGlassがシンタックス・エラーを検出しますが、どのように対処すれば良いですか？
Today&Tomorrow 105/ サポートQ&A 検証編 SpyGlass
Q1 SpyGlass®のバージョンの呼び方が変わっていますが、どのように対応しているか教えてください。
Q2 SpyGlassでクロックを定義する方法を教えてください。
Q3 GUI上で、Goal Setup時にcdc/cdc_setupゴールが見えません。GUIからcdc/cdc_setupゴールを実行する方法を教えてください。
Q4 SpyGlassでクロックを定義せずに、RTLからクロックを自動認識させる方法を教えてください。
Q5 SpyGlassで自動推定したクロックとリセットをファイルに出力する方法を教えてください。
Q6 SDC（Synopsys Design Constraints）ファイルでクロックを定義していますが、SDCファイルをSpyGlassに読み込ませる方法を教えてください。
2016年
Today&Tomorrow 104/ サポートQ&A 検証編 SpyGlass
Q1 最新版のSpyGlass®の入手方法を教えてください。
Q2 SpyGlass L-2016.06リリース用のライセンス・ファイルを入手し、ライセンス・サーバに読み込みましたが、SpyGlass関連のフィーチャーが認識されません。どうすれば認識されますか？
Q3 シノプシスの共通ライセンス・サーバを使用して以前のバージョンのSpyGlassを使用することはできますか？
Q4 SpyGlassを使用するために必要な環境設定を教えてください。
Q5 SpyGlassでリント・チェックを行う方法を教えてください。
Q6 ソースリストの記述方法を教えてください。
Q7 プロジェクト・ファイルの記述方法を教えてください。
Q8 リント・チェック結果を確認する方法を教えてください。
Q9 違反箇所のソースコードを表示する方法を教えてください。
Q10 違反箇所を回路図で確認することはできますか？
Q11 リント・チェックの結果をテキスト・ファイルで確認できるレポート機能はありますか？
Q12 lint/lint_rtlゴールが実行するルールの一覧はありますか？
2019年
Today&Tomorrow 113/ サポートQ&A 検証編 VCS
Q1 実行したテストケースのfaillの結果だけを除いたカバレッジ・レポートを作成したいのですが可能でしょうか？なお、手元の環境では、pass/failの判定は、テストベンチが自動判定する仕組みになっています。
Q2 urg -skip_failed_test オプションを実行した結果をVerdi plannerで表示させる方法を教えてください。
Today&Tomorrow 112/ サポートQ&A 検証編 VCS
Q1 SVAを以下のようにプラグマ（// synopsys translate_off~// synopsys translate_on）で囲んでRTLコードに記述しています。このSVAの評価をVCSのオプションで、抑制したいのですが可能でしょうか？
Q2 always @(top.inst_middle.GEN_REG(1).REGX.inst_leaf.a3) Error-[XMRE] Cross-module reference resolution error の回避方法は？
2018年
Today&Tomorrow 111/ サポートQ&A 検証編 VCS
Q1 VCSの「Coverage Technology User Guide」（ファイル名cov_ug.pdf）で、「Reporting Test Run Metrics」の章にある「Test Information」の表では、テストケースごとに、pass/fail の情報がありますが、これはどのような方法で表示できますか？
Today&Tomorrow 109/ サポートQ&A 検証編 VCS
Q1 VCS N-2017.12 で、-debug_access オプションを指定した場合、-v で指定されたモジュールがVerdi/DVEで表示されます。VCS M-2017.03では表示されませんが、仕様変更があったのでしょうか
Q2 VCSのSystemCコンパイルでエラーが発生してしまいます。他社ではコンパイルできていました。VCSでの回避方法はありますでしょうか
2017年
Today&Tomorrow 108/ サポートQ&A 検証編 VCS
Q1 同一名のVerilogモジュールを、それぞれ別々のインスタンスに割り付ける方法を教えてください。
Q2 ゲートレベルのVerilogコードで、大部分は、LIB1のライブラリで構成されますが、一部の階層もしくはセルでLIB2のライブラリを適用する方法を教えてください。たとえば、以下のような階層で、赤い囲みの部分はLIB2のライブラリを適用して、それ以外はLIB1としたい場合です。
Today&Tomorrow 107/ サポートQ&A 検証編 VCS
Q1 非同期のF/FでTiming Violationを発生させずにシミュレーションすることは可能でしょうか？
Q2 カバレッジ結果から、カバーされていないリスト一覧を Line/Toggle/Condition/Branchごとにファイル出力することは可能でしょうか？
Today&Tomorrow 106/ サポートQ&A 検証編 VCS
Q1 VHDL-2008のforce文は、VCSRのどのバージョンから対応していますか？
また、force文が対応済みの場合、次の例にあるような階層名で指定した信号もforceすることができますか？
例：<< signal .tb.uut.sigA : std_ulogic >> <= force '1';
Q2 DVE（Discovery? Visualization Environment）のインタラクティブ・デバッグを使用し、VCSの暗号化ディレクティブ（`protect～`endprotect）で一部のコードを暗号化したモデルを読み込み、暗号化していないコードの行にブレークポイントを設定しようとすると、以下のメッセージが出力されます。
Error-[UCLI-STOP-UNABLE-SET-STOP-POINT-IN-PARTIALLY-ENCRYPTED-AREA] Unable to set breakpoint
このエラーの回避方法を教えてください。
Q3 DVEもしくはVerdiRを使って、暗号化ディレクティブで一部を暗号化しているモジュールにインスタンス化された、暗号化していないモジュールの情報を波形表示したいのですが、表示することができません。表示方法を教えてください。
Q4 VCS L-2016.06まではパスしていたダイナミック配列を使った$readmemh関数の記述が、VCS M-2017.03では以下のようにエラーになります。
Warning-[STASKW_OOBIA] Out-of-Bounds insertion on array
なお、配列関数のサイズ・メソッド（size）を使って配列サイズを表示させると、以前は$readmemh関数で読み込んだファイルの行数に応じて配列サイズが表示されていましたが、VCS M-2017.03では常に‘0’（ゼロ）が表示されます。
また、キュー配列を使った記述でも同様のエラーが発生します。変更内容の詳細と対処方法を教えてください。
Today&Tomorrow 105/ サポートQ&A 検証編 VCS
Q1 VCSRには、あらかじめプリコンパイルしておいたモジュールを利用することで、コンパイル時間を短縮するフローがあると聞きました。実行方法を教えてください。
Q2 PrecompiledIPフローを使って、デザインを機能ブロックごとに複数のディレクトリに分けて管理したいと思います。実行方法を教えてください。
Q3 VCSでSystemC?ソースコードのカバレッジを取る方法を教えてください。
Q4 DVE（Discovery? Visualization Environment）のカバレッジ・モードを起動する時、~/.synopsys_dve_usersetup.tclファイルで読み込みエラーが発生します。回避方法を教えてください。
2016年
Today&Tomorrow 104/ サポートQ&A 検証編 VCS
Q1 VCSRのシミュレーションで、波形ダンプをUCLI（Unified Command Line Interpreter）スクリプトから行っています。実行時のオプションで波形のダンプ（するかしないか）を制御することは可能ですか？
Q2 VCS L-2016.06より、SVA（SystemVerilogアサーション）のdisable iff（）関数の動作が一部、VCS K-2015.09と異なる現象が発生しました。VCS L-2016.06から、この動作に変更があったのでしょうか？
Today&Tomorrow 103/ サポートQ&A 検証編 VCS
Q1 シミュレーションの最後で、SystemVerilogアサーション（SVA）のfail、success、incompleteの回数をレポートするオプションはありますか？
Q2 VCSに、SVAのリント・オプションはありますか？
Q3 仕様上期待していない状態がデザイン内で発生した場合に、シミュレーションで問題を顕在化できるようにRTLコード上で明示的にXを代入しています。仮に想定が間違っていたとして、Xがドライブされる入力パターンを得る方法はありますか？
Q4 消費電力見積もりで使用するためにVCD（Value Change Dump）ファイルをダンプしています。シミュレーションの終わりにすべての信号が遷移しない期間がある場合、VCDには最後の信号の変化時刻までがダンプされ、その後の信号変化がない時間帯はダンプされません。シミュレーション時刻の最後までVCDにダンプする方法はありますか？
Today&Tomorrow 102/ サポートQ&A 検証編 VCS
Q1 Today&Tomorrow 99号※で紹介されていた例を参考に、VCSRでVerdi3?の回路データベース（KDB）を作成するフローを実行しましたが（VCSバージョンK-2015.09-SP1使用）、Verdi3のKDBが生成されません。何かオプションが足りないのでしょうか？実行例は以下のとおりです。
※Today&Tomorrow 99号 サポートQ&A検証編【VCS】Q1
%> vcs -kdb -f run.f -debug_access+pp -lca
%> verdi -lib work -simflow -top tb_top -ssf dump.fsdb ?nologo &
Q2 VCS J-2014.12で作成したKDBが、Verdi3 K-2015.09で読み取れません。対処方法を教えてください。
Q3 DVE（Discovery? Visualization Environment）のインタラクティブ・モードはDVEライセンスとVCSランタイム・ライセンスの両方を必要としますが、シミュレーション終了後にVCSのランタイム・ライセンスをリリースする簡単な方法はありますか？
Q4 DVEのインタラクティブ・モードでは、シミュレーション実行時に波形ウィンドウに表示されている信号のみをアップデートしますが、波形ウィンドウに表示されていない信号も含めて、デザインの全ノードをダンプすることはできますか？
Q5 特定モジュールのインスタンス情報をすべてレポートする方法を教えてください。
Q6 一部のモジュールが未定義であるデザインをVCSでコンパイルすると、以下のワーニングが発生します。
Warning-[URMI] Unresolved modules
このような状態のデザインで、VCSもしくはVerdi3を使って特定モジュールのインスタンス情報をレポートすることはできますか？
Q7 DVEの波形ウィンドウにクラスの変数を表示させるために$vcdplustblog関数を使っていますが、VCS K-2015.09では以下のエラーが発生します。
Error-[VPD_OBSOLETE_TF] VPD system task is obsolete
クラスの変数を波形ウィンドウに表示させる方法を教えてください。
Q8 SVA（SystemVerilogアサーション）をVCSでシミュレーションした際、そのコードにオープンエンド（[1:$]）が含まれると、最後に以下のようなINCOMPLETEメッセージ（アサーションの評価が、シミュレーション終了時刻までに終わらないことを示すnot finishedを含むメッセージ）が発生します。
例）"top.sv", 24: top.a1: started at 1100ns not finished
VCSのランタイム・オプション-assert nopostprocでは、すべてのアサーションが対象となってしまうので、このメッセージを個々のアサーションに出力させない方法を教えてください。
Q9 VCS K-2015.09-SP2で以下のエラーが発生します。
Error-[RA-EHNCT] ・・・
このエラーは、『VCSのSVAランタイム・スイッチ"-assert finish_maxfail"を使用する場合は、コンパイル・オプションに"-assert enable_hier"を指定する』よう促すメッセージですが、以前の仕様では、このような場合"-assert enable_diag"を指定していたと記憶しています。仕様が変更されたのですか？
Today&Tomorrow 101/ サポートQ&A 検証編 VCS
Q1 既存の検証環境にあるOpenVera言語ベースのVIP（検証用IP）を最新版にアップデートする方法を教えてください。
Q2 どのような、VIPがインストールされているかを調べる方法はありますか？
Q3 VIPのライセンス取得待ちを行うオプションはありますか？
Q4 VCS J-2014.12を使用し、Discovery Visualization Environment（DVE）のVPDダンプで新しいデバッグ・オプション-debug_access+ppを使用した場合は、ライブラリ情報（ポート、変数）がダンプされますが、VCS K-2015.09ではライブラリ情報がダンプされません。VCS K-2015.09では、これ以外に別のオプションが必要になるのですか？
Q5 VCSのUnified Command Line Interpreter（UCLI）コマンドを使って、指定したライブラリ・ファイルから抽出したセル名（モジュール名）をキーに、ライブラリ・ファイルを検索し、指定時刻で各セルのポートの状態値を以下のような書式でダンプすることは可能ですか？
Q6 VCS K-2015.09のドキュメントはSolvNet経由でオンライン参照していますが、ドキュメントをまとめてダウンロードすることは可能ですか？
2015年
Today&Tomorrow 100/ サポートQ&A 検証編 VCS
Q1 ランタイム時にVHDLのgenericsの値を書き換える方法を教えてください。
Q2 VHDLで記述されたIPがあり、そこで使われているVHDL packageをSystemVerilog側で流用したいのですが、何か方法はありますか？
Q3 Verilogから、VHDLの変数を参照する方法を教えてください。VCS J-2014.12で階層間の変数を参照するようにtop.u1.A（AはVHDLの信号）と記述すると、以下のエラーが発生します。
Error-[XMRE] Cross-module reference resolution error
Q4 VCSの-lacコマンドを指定すると以下のWarningメッセージが表示されますが、これを抑制することはできますか？
Warning-[LCA_FEATURES_ENABLED] ・・・
Q5 VCSのエラー・メッセージ制御は、対象デザインのすべてに有効となりますが、これを個々のモジュール・レベルで制御できますか？（例：IPのモジュールからWarningメッセージが発生するため、これを抑制するなど）
Q6 VCS K-2015.09をインストールしましたが、ドキュメントを参照するためにvcs -docを実行するとSolvNetでドキュメントを参照するよう、メッセージが表示されます。VCSのドキュメントはインストールされなくなったのでしょうか？
Q7 SDFファイルは暗号化できますか？（例：SDFの内容を公開せずに外部にデータを送る場合などに利用したい）
Q8 DVE（Discovery Visualization Environment）で、ある特定の信号の波形表示が遅くなる現象が発生しています。このような現象を他者に再現してもらう場合、どのファイルが必要になりますか？
Today&Tomorrow 99/ サポートQ&A 検証編 VCS
Q1 VCSでVerdi3を使う場合の最新フローを教えてください。
Q2 VCS I-2014.03からサポートされている-debug_accessは、従来のデバッグ・オプション（-debug_pp, -debug, -debug_all）と何が違うのでしょうか？
Q3 デザインにあるすべてのSystemVerilogアサーション（SVA）のサマリー・レポート（successとfail）を、シミュレーションの末尾に表示させることはできますか？
Q4 SVAで以下のようにタイム・レンジを含んだコードのカバレッジを取りたいと考えています。
【例】
（1）a ##[2:4] b
（2）a ##1 c[*1:$] ##1 a
この場合、どのサイクルを含んだシーケンスがマッチしたかを、カバレッジ・レポートで確認することはできますか？
Today&Tomorrow 98/ サポートQ&A 検証編 VCS
Q1 Discovery Visualization Environment（DVE）の波形情報をVerdi3でも共有したいと考えています。DVEのVPDファイルと波形情報を、Verdi3のFSDBファイルとRCファイルに変換することはできますか？
Q2 VCS I-2014.03のDVEで、ワンショット・パルスを表示している画面をズームアウトしていくと、ワンショット・パルスの表示がトグルした際に表示されるものと同じ黄色（このページではピンク色） の帯になります。何か回避策はありますか？
Q3 VCS J-2014.12をダウンロードしましたが、ファイルがTAR形式からSPF形式になっています。インストール方法が変わるのでしょうか？
Q4 SystemVerilogアサーション（SVA）のポスト処理を行うために、SVAPPに-full64を指定しましたがエラーが発生します。64ビット・モードはサポートされていないのでしょうか？
Q5 SVAPPで複数のテストケースを実行してSVAのカバレッジを取りたいのですが、データベースが上書きされてしまいます。何か回避策はありますか？
Q6 URGを使ったカバレッジ・レポートで、複数のテストケースを実行した場合、どのテストケースでどの項目がカバーされたかを表示する機能はありますか？
Q7 VCSには、Verilogモジュールのインスタンスのパスをテキストで出力する方法がありますか？デザイン内部にインスタンスされているモジュールのポートに対し、forceを実行したいのですが、ターゲットが多いため、自動で情報を抽出してforce文を作成しようと考えています。
Today&Tomorrow 97/ サポートQ&A 検証編 VCS
Q1 デザイン側のVerilogモジュールはすべてありますが、テストベンチがなくシミュレーションができません。このような状況下、DVE（Discovery Visualization Environment）で回路図を表示させることはできますか？
Q2 VCS I-2014.03でSVA（SystemVerilogアサーション）を実行して、DVEで波形を見るとアサーションの「Success」が表示されません。Successを表示させる方法を教えてください。
Q3 SVAがFailした際、SVAで評価された値を表示するには、例のようにFail action blockの$displayに$sampled関数を記述すれば表示できますが、これを記述することなくVCSのオプションでログに表示することはできますか？
【例】Fail action blockの記述 ・・・
Q4 VCSでコンパイルを実行するとエラーが出ます。回避方法を教えてください。
% vcs test.v -R
ただし、以下のように64ビット・モードで実行した場合は問題なく実行できます。
% vcs -full64 test.v -R
使用しているVCSはVCS-MX I-2014.03-2、OSはRed HatR6.2になります。それぞれ以下のコマンドで確認しました。
% vcs -id
Compiler version = VCS-MX I-2014.03-2
% cat /etc/redhat-release
Red Hat Enterprise Linux Workstation release 6.2 (Santiago)
Q5 Pure-Verilogのシミュレーション環境で、DUT側をライブラリ化して、テストベンチ側だけを再コンパイルして実行する方法を教えてください。大規模なデザイン環境ではコンパイルの時間が非常に長いため、変更のないDUT側のコードをライブラリ化しておき、都度変更のあるテストベンチ側だけを再コンパイルしてコンパイル時間を短縮したいと考えています。
2019年
Today&Tomorrow 113/ サポートQ&A 検証編 Verdi3
Q1 ソースコードを読み込んだ後、コメント行を非表示（縮退表示）にすることはできないでしょうか？
Q2 Verdiを起動した後、全てのウィンドウタイトルに任意の文字を追加することはできますか？
Q3 Verdiの回路図を使用し、接続関係をトレースする機会が多いのですが、現在表示されているオブジェクト（ネットやセル）以外の接続先が有るか無いかを簡単に把握することはできないでしょうか？
Today&Tomorrow 112/ サポートQ&A 検証編 Verdi3
Q1 Verdi のウィンドウ間で行うドラッグ&ドロップを、真ん中マウスボタンから変更することはできますか？
Q2 ソースコードの表示フォントを変更したいのですが、どこから変更すればよいでしか？
Q3 Verdi 2017.12 以降、ソースコード上のドライバトレースがUnified Traceに変更されました。ダブルクリックによるドライバ検索を行った際に、そのドライバの遷移時刻にカーソル時刻が変わってしまいます。以前と同じように、カーソル時刻を変えないままで、ドライバトレースを行え？
Q4 nWave の Get Signals ウィンドウが、常に nWave の前面に配置されてしまいます。nWave の後ろに配置することはできませんか？
2018年
Today&Tomorrow 109/ サポートQ&A 検証編 Verdi3
Q1 Verdi のバージョンを 2017.12に変えたところ、階層ブラウザの表示が変わりました。
Q2 Verdi のバージョンを 2017.12に変えたところ、ショートカットキー Ctrl+F の動作が変わりました。それについて教えてください。また、ショートカットキーを変更する方法はありますか？
Q3 回路図上で2点間にはさまれたパスをトレースしたいのですが、始点と終点を設定するウィンドウが回路図の下に行ってしまうなど、信号をドロップするのが大変です。何かよいやり方はありますか？
Q4 波形上で、信号の遷移を検索したいのですがどうすればよいですか？
2017年
Today&Tomorrow 108/ サポートQ&A 検証編 Verdi3
Q1 回路図内のセルやワイヤの色は（nSchema）Schematic → Change Color、波形表示内の信号や波形の色は（nWave）Waveform → Color/Patternによって変更する事ができますが、ソースコード内の信号の色を変更する事は出来ないでしょうか？また、全ての主要なウィンドウにおいて同じ信号を同色で表示することはできないでしょうか？
Today&Tomorrow 107/ サポートQ&A 検証編 Verdi3
Q1 シミュレーション結果のデバッグを行いたいのですが、ドライバ/ロードトレースを連続して行った場合、前の結果が見づらくなります。何かよい方法はありますか？
Q2 VIPを使ったシミュレーションにおいて、トランザクションレベルで結果を見たいのですが、どのようにすればよいでしょうか？
Q3 フラットなnSchema上で、すべての接続先が表示されているかどうかを知りたい場合、どうすればよいでしょうか？
Today&Tomorrow 106/ サポートQ&A 検証編 Verdi3
Q1 複数のFSDB（Fast Signal Database）をロードし、各々波形表示している際にFSDBのリロードを実行すると、非常に時間がかかります。デバッグ中のFSDBのみをリロードすることはできますか？
Q2 nWave / Get Signalsウィンドウで信号検索を行う場合、検索範囲が指定階層となりますが、下位階層を含めて検索することはできますか？その際、信号検索を動的に行うことは可能ですか？
また、階層ツリーから見たくないインスタンスをフィルタリングすることはできますか？
Q3 回路図で2点間トレースを実行すると、2点間に含まれる信号の接続先もトレース対象となり、接続先が多い場合、非常に分かりづらい回路図が生成されてしまいます。指定した始点 ～ 終点間のパス・トレース回路図のみを上手く生成する方法はありますか？
Today&Tomorrow 105/ サポートQ&A 検証編 Verdi3
Q1 信号名やインスタンス名がダンプされたファイルがあります。このファイルに書かれている信号やインスタンスの波形を表示したり、ソースコードを表示したりしたいのですが、よい方法はありますか？
2016年
Today&Tomorrow 104/ サポートQ&A 検証編 Verdi3
Q1 Verdiの階層ブラウザからインスタンスをnWaveへドラッグ＆ドロップして波形表示しているのですが、デフォルトのグループ名がG1、G2、...であるため、その都度グループ名をインスタンス名に変更しています。インスタンス名を自動的にグループ名に変更することはできますか？
また、インスタンスの入力 / 出力信号は波形表示されるのですが、インスタンス内のレジスタやワイヤ信号が波形表示されません。一緒に波形表示することは可能ですか？
Q2 波形表示している信号の立ち上がりエッジなど（例：クロックの立ち上がりエッジ数）をカウントする場合に、Grid Optionsコマンド（View → Grid Options）のGrid Count with Start Numberを利用しているのですが、エッジごとに破線が表示されるために見づらくなってしまう場合があります。破線を非表示にしてカウント値のみを表示する、または他の方法でカウント値を確認することはできますか？
Q3 回路図を部分的に拡大表示しながらパスを追っているような場合に、全体のどの辺りを拡大表示しているのか確認する方法はありますか？
Today&Tomorrow 103/ サポートQ&A 検証編 Verdi3
Q1 タイミング制約の設定を考慮してデバッグを行いたいのですが、何かよい機能はありますか？
Q2 nSchema上でトレースを実行すると、最後にトレースされたインスタンスが黄色になります。これを消すにはどうすればよいですか？
Q3 メモリーがダンプされたFSDB（Fast Signal Database）を、fsdb2vcdを使ってVCD（Value Change Dump）ファイルに変換しました。そのVCDをdveでロードするとエラーになります。どうすればエラーなく読み込めますか？
Q4 FSDBからVCDに変換した場合、シミュレーション終了時間がVCDに入りません。終了時間を入れたい場合は、どうすればよいですか？
Q5 ソースコード・ウィンドウ上で、信号名の検索をしたいのですが、どうすればよいですか？
Q6 Preferencesからオプションを探すよい方法はありますか？
Today&Tomorrow 102/ サポートQ&A 検証編 Verdi3
Q1 波形上に表示している信号のドライバ信号（または、ロード信号）を、ソースコードや回路図を参照せずに、直接波形上に追加表示することはできますか？
Q2 Q1の続き）単にドライバ / ロード信号ではなく、ある任意の時刻の値をドライブしているアクティブなドライバ信号や、最初にドライブしているレジスタ信号を直接波形上に表示することはできますか？
Q3 階層境界を残した回路図表示は、Preferencesオプションの設定有無によって各々の回路図が生成されると以前の号※に紹介がありました。
※Today&Tomorrow 97号 サポートQ&A検証編【Verdi3】Q4
Preferencesオプションを設定することなく、もっと簡単に階層境界の「残す・残さない」を選択することはできますか？
Q4 現在、波形表示している信号の変化数（立ち上がりエッジ、立ち下りエッジ、すべての変化）を確認する場合には、以下の図のとおり（nWave）View → Grid Optionsを使用しています。ただし、Grid Optionsでは複数信号に対してカウント数を表示させることができません。複数信号に対してカウント数を表示させる良い方法はありますか？また、グリッド線ではなく波形としてカウント数を表示することはできますか？
Q5 Verdi3?のバージョンをK-2015.09にアップデートしたところ、nWaveのGet Signalsウィンドウが常に最前面に表示されるようになってしまいました。従来バージョンと同じように、他ウィンドウをクリックした場合、そのウィンドウを最前面に表示するよう（Get Signalsウィンドウを後ろに移動）、仕様を変更することはできますか？
Today&Tomorrow 101/ サポートQ&A 検証編 Verdi3
Q1 ネットリストを確認する際、必要になるライブラリは何ですか？ ライブラリの作成方法を教えてください。また、電源端子の扱いはどうなりますか？
Q2 VCS NLP（Native Low Power）がUPFの記述に基づき仮想挿入したアイソレーション・セルを、Verdi3のスケマティック・ブラウザ上で確認する方法を教えてください。
Q3 ファイルに信号名が記されています。信号数が多いのですが、ここに記載のあるすべての信号の波形をVerdi3上に表示するにはどうすればよいですか？
Q4 （前号の続き；Today & Tomorrow 100号「サポートQA検証編 自動デバッグ・ソリューション：Verdi3」Q5）波形上で複数の条件に一致する箇所はイベント機能で見つけられることがわかりました。さらに、その一致する箇所の数をカウントするにはどうすればよいですか？
Q5 FSDBにダンプされている信号名を取得するにはどうすればよいですか？
2015年
Today&Tomorrow 100/ サポートQ&A 検証編 Verdi3
Q1 nWave上で、同じ信号に対して異なる基数（例：1つはBinary、もう1つはHexadecimal）を表示させるために、信号をコピーした後[プルダウンメニュー] Waveform → Signal Value Radixや[値ウィンドウ] 右クリックメニュー → Radixを実行したのですが、コマンドを実行する度に基数表示がコピー元とコピー先で切り替わってしまいます。異なる基数を表示する方法はありますか？
Q2 nWave上に階層名付きで信号名を表示した際、途中のインスタンス名を省略することは可能ですか？
Q3 Verdi3のカスタマイズ機能を使用して、プルダウンメニューの構成やメニュー内のコマンドの順番を入れ替える（例：使用頻度が高いコマンドを上から順に並び替える）方法を教えてください。
Q4 Verdi3でデバッグしている環境（ソースコード、波形表示、回路図表示などを含む）を、第三者に提供するような場合、Save Sessionで保存したセッション・ファイルと、デバッグ環境を構築するために必要なソースコードやFSDBファイル一式を準備しているのですが、データ自体が複数のディレクトリに存在することも多く、データ提供までに時間がかかってしまいます。簡単にデバッグ環境一式を第三者に提供する方法はありますか？
Q5 波形上で複数の条件を指定し、その条件に一致する箇所を検索することは可能ですか？（例：条件1【クロック信号の立ち上がりエッジ、かつ信号Aが１の状態】が成立した後、条件２【300ns以上後に信号Bが1となる】が成立する箇所を波形上で確認するなど）
Today&Tomorrow 99/ サポートQ&A 検証編 Verdi3
Q1 Verdi3のツールバー・メニューのフォントサイズは変更できますか？
Q2 シミュレーション中にforce / release / depositされたポイントを、Verdi3上で確認する手段はありますか？
Q3 VCSでダンプしたカバレッジの情報を、Verdi3で見ることはできますか？
Q4 カバレッジのスコアを階層ごとに表示した際、下位階層も含めたスコアを確認することはできますか？また、スコアだけではなく、チェック対象となったオブジェクト数を確認する方法はありますか？
Q5 Verdi3 Coverage上で、カバレッジの除外設定（exclusion）をすることはできますか？
Today&Tomorrow 98/ サポートQ&A 検証編 Verdi3
Q1 Verdi3のGUI上に、新しくアプリケーションを追加登録するには、どのような手順で行えばよいですか？ また、追加登録した情報は保存されますか？
Q2 Verdi3にバスの信号を波形表示したのですが、上位ビットの0（ゼロ）が表示されていません。上位ビット0を表示する方法を教えてください。また、デフォルトの設定として、0を常に表示する方法があれば併せて教えてください。（例：data [7:0] / 11_0100 → 0011_0100）
Today&Tomorrow 97/ サポートQ&A 検証編 Verdi3
Q1 Verdi3で読み込んだデータをテキストに出力することはできますか？
Q2 Verdi3で回路図を修正できますか？ 修正できる場合、出力データは何ですか?
Q3 Verdi3でSDF（Standard Delay File）を取り込む方法を教えてください。またSDFを取り込むと、どのような機能が利用できるかも教えてください。
Q4 回路図上でFan-in Cone / Fan-out Cone回路図を表示した時、どこの階層のモジュールなのかわかりやすく表示することはできますか？
【 検証編： 2014年以前 VCS, Verdi3 】
2014年