稼働中のチップの高速シリコン・テストを可能にする高速シリアル・インターフェイス

宇宙の彼方の探査であれ、僻地での通信であれ、すべてのテクノロジに共通して言えるのは、シリコン・チップの故障があってはならないということです。現在のミッション・クリティカルなSoCアプリケーションでは、非常に低い故障率（DPPM = デバイス100万個あたりの不良品の数）が要求されます。一方、半導体の複雑化に伴い、デバイスの構造テストはますます困難になっています。これは、デバイスをテストするためのパターン数が大幅に増加しているだけでなく、テストを実行するための汎用I/O（GPIO）ピンの数も限られているためです。また、これらのI/Oピンは帯域幅の制限もあり、最先端のデザインを効率的にテストすることが困難になっています。
 

このようにピン数と帯域幅の制限がボトルネックになると、テストの時間とコストが増大します。また、製造時にしかパターンを実行できないと、フィールドで問題が発生した場合に対処することができません。
 

近年、半導体は飛躍的に技術革新が進んでいます。ムーアの法則が以前の勢いを失う中、システミックな複雑性を伴うSysMoore時代の到来を告げる新しい集積テクノロジにより、PPA（性能、消費電力、面積）を次世代レベルに引き上げることが可能となっています。半導体は、ハイパフォーマンス・コンピューティング（HPC）、ハイパースケール・データセンター、AIおよびML、自動車、モバイル、5G、IoT、防衛などさまざまな分野の要求に応えるべく進化を続けています。これに伴い、テスト手法もまた進化の時を迎えています。先端デザインにおけるテストの課題解決に向けた有力な一手となるのが、高速ファンクショナル・シリアル・インターフェイスです。本稿では、AWS社のシリコン・テスト戦略において、このインターフェイスが実際にどのように活用されているのかについてもご紹介します。

限界が見えてきたJTAGおよびGPIOピン

これまで、構造テストでスキャン・チェーンやテスト・アクセス・ポート（TAP）にアクセスする主な手段としては、GPIOやJTAG（Joint Test Action Group）ピンが使われてきました。これは、自動テスト装置（ATE）の段階、つまり製造時にしか構造テストを実行できず、スキャン帯域幅はGPIOピンの速度によって制限されることを意味します。デバイス内部のスキャン・チェーンをATEに接続するには、一部のピンを専用にする必要があります。これらのピンはテストのためだけに使われ、最終デザインには使用できません。帯域幅の問題はスキャン出力に非可逆圧縮方式を使用することで回避することも可能ですが、この方法では、必要な出力ピンの数を削減できると同時に、スキャン診断の精度も低下してしまいます。
 

スキャン・テストに必要なピン数を削減するもう1つの方法として、アドレス・コードや時間多重を使用したシリアル・ストリーミングがあります。しかしこれらの手法を用いたとしても、GPIOピンによる構造テストは近年急速に限界へと近付いている上、シリコン・ライフサイクル全体で利用できないという問題も残ります。

SoCのテストに高速シリアル・インターフェイスが必要とされる理由

1つの画期的なアプローチとして、PCI Express^®（PCIe^®）やUSB（Universal Serial Bus）など、デザイン自体の機能として存在する高速インターフェイスを利用して製造テストを実行すれば、多くの問題を一挙に解決できます。
 

• テスト専用ピンが不要
• 帯域幅が広い
• シリコン・ライフサイクル全体で構造テストを実施可能
   

事実、実システムで稼働中のデバイスへのスキャン入力が可能になれば、衛星でも自動車でもルータでも、あらゆる製品に含まれるデバイスのシリコン・ライフサイクル管理が一変します。高速シリアル・インターフェイスをテストに利用することで、稼働中のデバイスの状態をいつでもチェックできるようになります。そしてそれらの情報に基づいて問題への対処法を決定し、製品のライフサイクル管理に役立てることができます。

シリアル・インターフェイスを使用して広帯域幅のシリコン・テストを可能にするソリューション

シノプシスSLM High-Speed Access and Test（HSAT）IPとシノプシスTestMAX Adaptive Learning Engine（ALE）を組み合わせることで、高帯域幅のシリコン・テスト・ソリューションが完成します。このソリューションは、GPIOやJTAGピンの代わりに高速シリアル・インターフェイスを利用することで帯域幅の問題を解決します。また、高速シリアル・インターフェイスを利用してDFT（テスト容易化設計）やシリコン・モニタリング・ネットワークにアクセスできるため、システムレベル・テスト（SLT）やインシステム・テスト（IST）の段階でも構造テストが可能になります。さらに、同じ高速テスト・パケットを再利用して、ATE、SLT、ISTの各段階で製造テストを繰り返し実行することもできます。

シノプシスSLM HSAT IPはPCIe、USB、MIPI（Mobile Industry Processor Interface）、SPI（Serial Peripheral Interface）、1149.10など多くのインターフェイスをサポートしており、柔軟性に優れています。また、このソフトIPはコンフィギュレーションが可能で、データ変換と前方変換の処理機能を備え、自動テストパターン生成（ATPG）をスキャン・チェーンや一部のビルトイン・セルフテスト（BIST）エンジンで必要とされるパターンに変換することができます。また、テスト終了時には逆方向のマッピングを実行し、仮想ピン位置とサイクル・ログを出力します。

シノプシスTestMax ALEは、Advantest V93000などのSoCテスタに追加できるため、エコ・システムが充実しており、包括的かつシームレスなソリューションが存在します。例えば、Advantest V93000 ATEに付属するAdvantest SmarTestソフトウェアは、シノプシスALEを組み込むことにより拡張が可能です。最近リリースされたAdvantest Link Scaleカードは、PCIeおよびUSBポートのサポートに必要なハードウェア機能を提供します。ウエハ/ダイ・テスト、最終テスト、SLT、ボードレベル・テスト（BLT）、ISTなど、シリコン・ライフサイクルのステージを問わず共通のデバッグ・プラットフォームを利用できます。

シリコン・テスト時間を削減し、シリコン・ライフサイクル全体でのデバイス監視を実現したAWS社

アマゾン ウェブ サービス（AWS）は、同社が誇る先進の高速MLチップであるInferentiaとTrainiumのDFTについて、いくつかの課題に直面していました。具体的には、GPIOピンの数が旧世代の318から64に減少したため、サブモードとテスト・サイクル時間が9倍も長くなるなど、テストに影響が出ていました。しかしシノプシスのSLMソリューションとAdvantest V93000を使用した結果、ピン数の大幅な減少にもかかわらず、テスト・サイクル時間を前世代のレベルまで短縮することに成功しています。また、ATE、PSV、SLT、ISTの各段階でチップの健全性を追跡・監視できるため、機能と性能の劣化が可視化され、チップのユーザーが経年劣化の問題に悩まされることも少なくなります。

AWS社は当初、帯域幅を制限してテストを実行していましたが、非常に良好な結果が得られたため、近い将来、使用する帯域幅を増やしてテスト時間のさらなる短縮を図ることを計画しています。

高速インターフェイス・ポートを使用したシリコン・テストのデモをご用意

デザイン自体の機能として存在する高速シリアル・インターフェイス・ポートをテストに利用することで、テストの時間とコストを削減できるとともに、製造後も長期にわたって製品の健全性を監視できます。このことは、特にセーフティ・クリティカルなアプリケーションでは大きな意味を持ちます。また、エコシステムも拡充を続けており、将来的なテスト性についても安心できます。
 

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