GUC社、シノプシス IC Compiler IIの自動化技術FreeForm Macro Placementを活用して生産性を向上

チップ設計者ならご存知のとおり、デザイン・クロージャを成功させるには高品質な配置配線（P&R）が必要であり、高品質な配置配線を得るにはフロアプランニングが重要となります。しかし、フロアプラン設計は時間のかかる面倒な作業です。人工知能（AI）、高性能コンピューティング（HPC）、大規模データセンターの活用といった新しい技術の台頭によってチップ・デザインはますます複雑化しており、これまでにないアーキテクチャ上の課題も生まれています。
 

デザインの大規模化・複雑化に伴い、デザインに含まれるマクロの数も急速に増加しています。この結果、デザインのフロアプランニングがプロジェクトのスケジュールの大半を占めるようになっており、設計者はフロアプランの反復回数を減らしながら少しでも高いQoR（結果品質）を達成する方法を求めるようになっています。
 

誰もが直面するこの課題へのソリューションがついに登場しました。フロアプラン設計を自動化するこのテクノロジにより、数日から数週間、場合によっては数ヶ月もの工数削減が可能となります。本稿では、シノプシスの配置配線ソリューションであるIC Compiler^™ⅡとFusion Compiler^™に導入された自動化とインテリジェント化に関する最新機能についてご説明します。また、GUC（Global UniChip Corp.）社がこれらのツールに搭載されているFreeForm Macro Placementテクノロジを導入し、従来の人手による工程に比べ、より優れたQoRをより短期間で達成した事例についてもご紹介します。

従来のフロアプランニングが時間のかかる面倒な作業だった理由

フロアプランニングとは、ICの主要な機能ブロック（マクロ）を配置することを言います。従来のフロアプランニングは、チップの最適なデータフローを人手による試行錯誤で見つけていました。マクロの配置が完了したら、残りのスペースをスタンダードセルに割り当てます。ここでの目標は、デザインに対して設定したPPA（消費電力、性能、面積）の目標を達成するように各ブロックを配置することです。現在手がけているデザインがなじみのあるものなら、自分自身の経験やチームとしての知識を活かすことにより、このプロセスをスピードアップできることもあるでしょう。例えばHPCデザイン向けのSoCに精通している方なら、消費電力を最小に抑えながら必要な性能を引き出せるような配置配線の勘所をつかんでいるかもしれません。しかしマクロの数が何千にもなると、人手ではスピードアップにも限界があります。

チップのサイズと複雑さにもよりますが、フロアプラン設計の反復には数日から数週間かかります。また、人手や従来型のソリューションでフロアプランニングを実行した場合、マクロはブロックのエッジにしか配置できません。しかし、これでは配線混雑が発生するなど品質上の問題があり、必ずしも理想的な結果とはなりません。

ICインプリメンテーションおよびSoC製造サービスを提供する先進のASICリーダーであるGUC社（本社：台湾）は、3nmや5nmなどの先端ノードを含め、長年にわたりシノプシスのデジタル・インプリメンテーション・フローを使用して成功を収めてきました。消費電力と性能を最大化しつつ、Time-to-Market（市場投入時間）を最短化することで、同社は顧客に対して高い価値を実証してきました。しかし今後も顧客の要求を満たし、それを上回っていくためには、AI、HPC、モバイル、自動車、IoTデザインの設計サイクルを合理化する必要があります。特に、同社の複雑なSoCには2000個を超えるマクロが内蔵されているため、フロアプラン設計が大きな課題となっており、同社は配置配線の生産性を向上させるソリューションを必要としていました。

配置配線の生産性を向上させるFreeForm Macro Placement

GUC社はIC CompilerⅡを使用して12nmの大規模なHPCチップのテープアウトに成功し、フロアプランニングのベンチマークを含むその詳細な事例をSNUG Taiwanのプレゼンテーションで発表しました。この中で同社は、FreeForm Macro Placementテクノロジによってフロアプラン設計時間が大幅に短縮され、テープアウト・スケジュールを数ヶ月前倒しできたことを実証しています。同社のチームは、実験として同じ配置配線フローで2通りの方法を並行して実施しました。1つ目は、従来の反復プロセスを使用してフロアプランニングを実行した後、IC CompilerⅡを使用して残りの配置配線フローを完了させるという方法で、2つ目はIC CompilerⅡのFreeForm Macro Placementにより、フロアプランニングを自動で実行する方法です。コネクティビティ駆動型のFreeForm Macro Placementテクノロジは、配線混雑を考慮してスタンダードセルとマクロを同時に配置するため、結果品質（QoR）が向上します。粗粒度の配置エンジンにより、マクロとスタンダードセルの配線長、タイミング、消費電力が同時に最適化されます。
 

これら2つの実行結果を比較した結果、GUC社はFreeForm Macro Placementテクノロジを用いてシングルパスで実行した2つ目の方法の方がPPAの結果が良好であることを確認しました。

• スイッチング電力を14%、配線長を19%削減
• VT比が改善し、リーク電力が低減
• 総配線長と容量の比が改善し、ダイナミック電力が低減
• メモリからロジックまでのパスが短くなるため、グリッチ違反がなくシグナル・インテグリティ（SI）が向上

GUC社のシニア・バイスプレジデントLouis Lin氏は次のように述べています。「全体的に、シノプシスIC Compiler IIのFreeForm Macro Placementを使用した結果、フロアプラン設計時間が大幅に短縮し、クラス最高のPPA指標を達成しながらASICデザインの開発スケジュールを思い切って前倒しすることができました。フロアプランの反復を削減してもタイミングと混雑度を最適化できるため、次世代AIハードウェア、HPC、自動車、モバイル、IoTといった難度の高いデザインにおいて、製品投入スケジュールに関する顧客の要求に応えることができました」。

マクロ配置に機械学習を適用することでフロアプランを最適化

FreeForm Macro Placementテクノロジ以外の強化機能として、シノプシスIC CompilerⅡには機械学習（ML）ベースの次世代マクロ配置テクノロジも導入されています。このテクノロジは強力な粗粒度配置エンジンを活用し、過去の結果から収集したデータに基づいてマクロセル配置のQoRを予測し、混雑度とタイミングを最適化したマクロ配置を自動で作成します。混雑度、配線長、TNS（Total Negative Slack）を予測するこのテクノロジにより、人手によるチューニング作業が大幅に軽減します。数百ものフロアプランが短時間で自動的に検討され、最も高性能なフロアプラン出力が生成されます。
 

MLモデルは学習を継続するため、使い続けるほど学習用データが増え、このテクノロジは賢くなっていきます。1個のICには膨大な探索空間が存在します。特にAIアーキテクチャではマクロの数が数千に達することも珍しくなく、フロアプラン設計の課題を解決するにはMLがうってつけです。MLデータ（ユーザー・データとツール内蔵のファクトリMLデータ・ライブラリの両方）は、保存して他のデザインに再利用できます。
 

IC CompilerⅡとFusion Compilerは、業界初となるAI強化型のクラウド対応設計ソリューション群であるシノプシス Digital Design Familyの基幹ツールです。シノプシス Digital Design Familyは、従来のEDAツールの論理合成、配置配線、サインオフの境界を再定義する包括的なプラットフォームで、最適なPPAとTTR（Time-to-Results）を達成することを目標に据えています。また、このソリューションにはシノプシスのさまざまなIPも統合されています。

まとめ

チップのフロアプランとは、すべての必須コンポーネントの配置をチップ上にマッピングしたものです。ターゲット・アプリケーションに最適なPPAを達成するには、チップのデータフローが良好となるようにマクロとスタンダードセルを配置するのが理想です。これまでのフロアプランニングは、人手による時間のかかる作業でした。シノプシスのデジタル・インプリメンテーション・ソリューションであるIC CompilerⅡとFusion Compilerの新しい自動化および機械学習ベースのテクノロジはフロアプラン設計を効率化し、生産性を向上させながらより優れた結果をもたらします。例えばGUC社は、シノプシスIC CompilerⅡのFreeForm Macro Placement機能を活用することで、スイッチング電力を14%、配線長を19%削減することに成功しています。
 

自動化とインテリジェント化を導入した最新のフロアプランニング・テクノロジを活用することにより、品質とスケジュールの両面でデザインの要求を満たすことができます。