以AI 驅動的類比設計遷移

將設計快速地遷移至全新製程技術節點

正如之前的文章「加速類比設計遷移」所述，自動化一直是類比設計領域的挑戰，而要實現類比設計遷移自動化更是難上加難。

然而，隨著人工智慧 (artificial intelligence, AI)、機器學習 (machine learning, ML) 與大數據的引進，如今，我們有方法可協助客戶與合作夥伴在目標技術節點中快速地遷移類比設計並予以優化。為了說明新思科技的解決方案，以下是以一個三星晶圓廠的案例研究進行說明。

案例研究：將Bandgap設計從三星 14 奈米節點遷移至三星 5 奈米節點

在這個範例中，設計是採用三星晶圓廠 14 奈米技術的電壓帶隙參考 (voltage  bandgap reference, VBGR) 電路，需要將此遷移至三星的 5 奈米節點。

在 5 奈米實作此Bandgap設計通常會涉及以下步驟：

• 擷取或遷移原理圖
• 以選定的製程、電壓與溫度corner(PVT corner)為中心的模擬與設計
• 佈局實作，通常要從頭開始起草
• 驗證當佈局寄生(layout parasitic)與佈局後模擬合併之後，該設計仍可以正確地執行

假設佈局後模擬失敗，會發生什麼情況？設計與佈局團隊會一直處於實作-萃取-模擬的循環，直到能收斂在最佳點為止。這是一個需要手動處理、重複返工，且耗費大量人力的程序。

以AI驅動的類比設計遷移

當我們審視整個類比設計遷移流程，並瞭解必須盡早將佈局效應納入考量，以作為集中設計與優化步驟的一部分，我們認知到必須開發一個比目前工程師使用的解決方案更加整合的方案，進而能瞭解存在於多個設計參數、PVT corner與測試工作台之間的複雜相關性，並以多個目標與尺寸來滿足規格要求。我們得到一個結論是當今市場上可使用的現有優化技術並不足以解決並優化如此巨大的設計空間挑戰。

因此，我們建置以AI驅動的全新自動化解決方案，可將原理圖與佈局快速地遷移至全新技術節點，對遷移後的設計進行優化，同時將數百個corner與測試進行優化的佈局效應也納入考量。目的在可以耗費更少反覆重工並投入更少人力的情形下，還能更快達成設計收斂。

讓我們回顧三星的Bandgap設計，並重點介紹 Synopsys Custom Compiler 中適用於類比設計遷移解決方案的三大主要構成要素：

自動原理圖遷移：Custom Compiler 中的自動原理圖遷移(automated schematic migration)功能從一次性設定開始，可定義三星 14 奈米製程設計套件 (process design kit, PDK) 與三星 5 奈米 PDK 之間的裝置與參數匹配(mapping)。來源技術與目標技術之間的匹配，將針對裝置、參數、分層以及導通孔(via)進行建置。我們使用這個功能來將完整階層能隙原理圖自動遷移至 5 奈米 PDK。

以機器學習為基礎的自動佈局遷移：我們的解決方案能夠自動生成 5 奈米的全新佈局，該佈局會與原始 14 奈米設計的佈局相似，同時遵循 5 奈米的設計規則。首先，我們使用 Synopsys IC Validator 執行電路佈局驗證 (layout-versus-schematic, LVS)，確保佈局與原理圖之間能完全匹配。這個步驟重新實現原始 14 奈米設計符合原理圖驅動佈局 (schematic-driven layout, SDL)的要求，而 Custom Compiler 會自動處理參考 14 奈米設計與全新遷移後 5 奈米設計中的連線與裝置匹配。

以AI 驅動的設計優化：將設計遷移至 5 奈米後，我們使用 Synopsys PrimeWave 以 AI為基礎的設計優化解決方案，將設計集中於所有 360 個 PVT corner和數個測試中。

根據設計人員的輸入，選擇一組適用於優化器的裝置與裝置參數來操作，而Bandgap標準將用來作為要達成的目標基礎。可新增遷移後佈局的寄生數據資料，讓優化器將其視為工作的一部分。

結果：設計優化不用花上數天的時間，只需要花費數小時即可完成。

在三小時之內，所有 360 個 PVT corner的Bandgap設計均能進行優化。周轉時間 (turnaround time, TAT) 的優勢顯而易見：無需花費數天，只要花費數小時就能完成工作，可大幅提升產能並產生卓越的設計結果。

佈局遷移詳情與佈局後驗證

Bandgap電路對配對(matching)的要求相當嚴格。我們使用從 14 奈米節點的Bandgap設計中萃取出的遷移原理圖、拓撲與佈局結構，可真正地遷移（而非只是重新生成）到全新 5 奈米節點的佈局。Custom Compiler 可偵測到 FinFET 電晶體、電阻器、電容器組與雙極性裝置的類比佈局與配對模式，並進行「學習」。佈局與繞線引擎經過調校，可「學習」並遵循原始 14 奈米佈局中存在的原始拓撲。新增dummy device、guard ring與tap cell，以符合 5 奈米的設計規則。

作為這次練習的一環，我們將 14 奈米Bandgap設計遷移至 8 奈米節點與 5 奈米節點。從下圖可看到，所有三個佈局中的佈局與佈局拓撲看起來都非常相似。

眾所周知，佈局擺放只佔佈局遷移挑戰的一半。那麼所有三個節點中的繞線遷移又會如何呢？

從上方照片可看到所有三個節點繞線的相似性。將該設計遷移至 5 奈米後，只需進行最低程度的手動整理，設計即可就緒進行簽核驗證。

該設計具有 LVS 完整性後，即可使用新思科技 StarRC 萃取解決方案 擷取寄生參數，並驗證佈局後模擬結果。

總結

在三星 SAFE 論壇上，三星晶圓廠與我們諸多共同客戶均強調擁有設計遷移解決方案的重要性，而類比設計也不例外。

新思科技以AI 驅動的類比設計遷移解決方案由三大要素組成：

• 自動原理圖遷移功能
• 以機器學習為基礎的佈局遷移解決方案
• 以AI驅動的設計優化解決方案

新思科技使用全方位遷移解決方案，將Bandgap設計從三星 14 奈米技術遷移至 8奈米，接著遷移至 5 奈米，乃至三星晶圓廠的所有節點。在新思科技PrimeWave 設計環境與所有 360 個PVT corner中使用以AI驅動的優化器，可符合所有設計標準。設計可以佈局後模擬中經過驗證，並通過所有簽核檢測。此外，新思科技以AI 驅動的類比設計遷移解決方案，可在不同階層以及電晶體、被動元件與其他巨集區塊的混合設計中運作。

感謝三星晶圓廠，讓新思科技有機會可在三星 SAFE 論壇展示新思科技解決方案。