埃米級晶片將如何推動電子業發展？

摩爾定律趨緩，卻推動了創新

根據摩爾定律，晶片設計人員預計大約每兩年就可以將晶片密度增加一倍。透過製程技術越來越微縮的特性，設計團隊仍然可以取得功耗、效能與面積(power, performance, and area, PPA)優勢，以滿足更智慧、更緊密互聯的世界之需求。然而，摩爾定律製造連續性微縮特徵或稱為特徵縮放(feature scaling)的速度正在趨緩；為此，業界已經發現新方法來維持指數等級的技術進展。

埃米級微縮技術提供了一個發展方向。它代表了一系列的全新技術，可彌補特徵縮放趨緩的速度，同時保持摩爾定律的目標，例如在每一個製程世代中將電晶體密度增加一倍。運用埃米級微縮技術，設計工程師可以在晶片上裝載更多電晶體，使裝置能以更低功耗提供更佳效能。而自然語言處理、基因定序、工業 4.0 製造與科學運算等應用，正為全新領域的運算潛力奠定基礎。

考量到埃米尺寸晶片可支援的電晶體數量，未來可能會出現以下情況：

• 具備更精巧機器人設備的生產線，該設備經過訓練，能夠以比當前工廠自動化設備更快的速度完成工作，且精確性更高
• 建模速度更快且更加精準，可預測氣候變遷的影響，加速新疫苗的研發速度，也可以提供金融投資組合與風險管理見解
• 為汽車等產業帶來更高效率的研發與產品設計流程

埃米微縮也可以擴展摩爾定律的優勢，並為突破有損晶片效能的瓶頸提供一項新途徑。

突破阻礙 SoC 效能的瓶頸

無庸置疑地，任何效能延遲都可能導致各種應用的成效不佳。然而，晶片的各個層級都會產生瓶頸。以神經網路處理為例，神經網路運用在深度學習演算法中，可以辨識原始資料的模式與相關性，對其進行群集分析、予以分類並從中學習，進而不斷改善。這些演算法受益於大量平行運行的處理器所投入的工作。單一晶片可搭載的處理器數量越多，晶片執行這些龐大工作負載的速度就越快。但是晶片設計人員必須解決多項瓶頸，才能實現支援此類型應用的 SoC 所需的 PPA：

• 在電晶體層級，將電晶體聚合在一起的互連存在著一些瓶頸。
• 在處理器層級，需要在處理器複雜程度與數量，以及連接這些處理器所需的互連數量之間權衡，同時必須在處理元件與系統記憶體之間迅速地遷移資料。
• 在記憶體層級，由於晶載(on-chip)記憶體的擴展速度跟不上標準元件尺寸的擴展速度，兩者之間會存在差距。因此，如果記憶體佔用的面積(memory footprint)無法隨著邏輯尺寸一起縮小，就只能從日益變小的邏輯中擷取微量的數據資料。

在某些情況下，具備較大型的處理器似乎可更輕鬆地編程，也能夠處理更多事情。然而，隨之而來的則是高效率設計與製造大型裝置衍生的複雜程度問題，同時也會減少可實現的並行性(achievable parallelism)，並增加簡單工作的功耗用量。

從核心製程定義到晶片設計建置區塊，再到啟動晶片設計的設計自動化工具套件與流程，埃米尺寸製程設計涵蓋了大量的研究開發與技術。實現此製程設計的方法包含：

• 利用全新電晶體結構，增強傳統微影技術的維度縮放(dimensional scaling)
• 建置候選電晶體結構的數位孿生(digital twins)技術，以及評估電晶體結構並選擇前景最看好的製程定義
• 建置晶片設計區塊的全新邏輯資料庫與記憶體架構
• 電子設計自動化(EDA)工具中的全新演算法，讓設計人員能夠運用這些建置區塊所設計的極大數量電晶體來實作與驗證晶片

目前，高數值孔徑 (high-numerical-aperture, High-NA)極紫外光 (extreme ultraviolet, EUV)微影技術等先進的微影工具正在開發中，並預計會在2025 年交付給晶圓廠使用。這些先進的微影工具將能夠印刷更小的結構，同時，GAA電晶體結構可將多通道相互堆疊，以提高晶片密度。

將埃米尺寸架構中的功率分配從電晶體上方遷移至電晶體下方，稱為晶背供電分配(backside power distribution)。晶背供電分配將會充分利用 GAA 結構密度。由於元件頂端與底部不再需要較寬的電線，即所謂的電軌，(power rail)來傳送功率，因此晶背供電可使設計人員縮小邏輯元件的高度。這也釋放了元件上方佈線層的大量線路資源，預留晶片正面進行訊號繞線，並防止互連成為瓶頸。除此之外，GAA還可以實現FinFET結構無法達成的記憶體擴展，同時減少漏電流(leakage current)並提升驅動電流，以達成更佳的整體晶片效能。GAA更為繁複的版本是互補式場效電晶體(CFET)，由電晶體垂直堆疊組成，具有顯著的面積及效能優勢，尤其是針對記憶體而言。由於 CFET的目標鎖定在 2.5 奈米及以下的設計，因此該技術預期將成為埃米世代不可或缺的角色。

另一種與埃米尺寸晶片密切相關的創新是多晶粒系統(multi-die system)，由多個晶粒組成，通常稱為小晶片(chiplets)；晶片之間相互堆疊或與中介層互聯，整合於單一封裝中。這種相依結構可以透過分解(disaggregation)方式，也就是將大型晶片分割成較小的晶片，以提升系統良率並降低成本，或是透過不同製程技術的晶片組裝而成，以實現最佳系統功能與效能。相較於大型單一SoC，多晶粒系統能夠加速系統功能擴展，同時具備降低風險、縮短上市時程、降低系統功耗，以及快速創造差異化的全新產品等優勢。埃米尺寸晶片可以在多晶粒系統發揮重要作用，支援頻寬密集型應用所需的處理能力，而較舊製程節點的晶片可以實現較低負載的晶片功能。

半導體業的全新發展方向

如今，封裝在晶片上的元件數量越來越多，致使晶片設計與驗證程序變得更加複雜。考量到埃米規模的電晶體數量高達數十億顆，將 AI 與機器學習(ML)整合至驅動 EDA 流程的演算法中，則是一個良機。舉例來說，在具有重複性且龐大規模的工作中找到既定模式或效率，並以指數型速度加速。AI 與機器學習可以找出十億分之一的故障率，而運用舊有的 EDA 解決方案卻可能無法發現此問題。同樣地，機器學習讓實作週期前端的應用(像是合成)盡早判斷流程後期可能發生的狀況，讓工程師得以提早做出先發制人的明智決策，引導流程走向最佳解決方案。AI 與機器學習在協助提升工程產能與結果品質的同時，也能加速埃米尺寸晶片的設計周轉時間。

除了 AI 驅動的設計與驗證流程，矽晶驗證 IP 也可以降低先進半導體裝置的整合風險，同時加速其上市時程。而諸如晶片生命週期管理(silicon lifecycle management)等解決方案具備晶載監測功能，有助於追蹤晶片整個壽命期間的健康狀況與效能，啟動調變供應電源電壓等方法來延長晶片的壽命，並在晶片故障前要求進行替換。

從晶片中發掘出更佳的PPA結果已經越來越具挑戰性，工程師不斷尋求推動半導體設計進展的方法；埃米微縮是其中一種創新，透過此技術能夠開發出可滿足新一代智慧型互聯電子產品需求的晶片，而這些電子產品或許也正以大多數人從未預料到的方式，影響著我們的世界。