GUC採用 3DIC Compiler 進行2.5D/3D多晶粒封裝

2.5D和3D設計通常涉及使用中介層，例如晶片-晶圓-基板(CoWoS)，這使得矽晶粒通過微凸塊和C4凸塊加上矽通孔(TSV)連接到基板。這種架構支持異質整合和小晶片(chiplet)組裝，以實現高記憶體頻寬。然而，它也帶來了幾個挑戰：

• 中介層限制：隨著中介層變大，管理其尺寸成為一個關鍵的設計挑戰。中介層越大，它必須承受的熱和機械應力就越複雜，這可能導致凸塊破裂等問題。
• 跨晶粒連接：有效的跨晶粒凸塊分配對於保持IR品質和減少組裝問題是必須的。微凸塊的位置需要在設計初期即能確定，以避免迭代更新，並且需要堅固的晶粒對晶粒路由模式，以符合性能規格。
• 電源和信號完整性：高功率設計需要中介層嵌入式深溝槽電容(eDTC)來增強信號完整性(SI)和電源完整性(PI)之性能。SI/PI模擬耗時，且需確保所有通道平衡。

相反地，像系統整合晶片(SoIC)這類3D設計的策略，則使用混合鍵合(hybrid bonding)來直接堆疊晶片。這種堆疊方法與2.5D設計有顯著不同，因為它利用混合鍵合技術，使得晶片尺寸更小，並具有更好的良率和生產效率。而其主要挑戰包括：

• 混合鍵合特性：管理晶粒與晶粒間的界面(die-to-die interface)並確保精確的混合鍵合分配，對於3D設計非常關鍵。這解決3D階層設計中的跨晶粒階層性區塊定位和翻轉對齊等問題。
• 熱管理和功率管理：3D堆疊會導致電源規劃和熱管理的複雜問題。對於IR/EM簽核，功耗和TSV數量/間距估算的有效策略至關重要。此外，3D堆疊需要詳細的熱分析，以防止過熱。
• 訊號和電源佈線：為了確保堆疊晶粒之間的完整性和性能，電源/地端和訊號混合鍵合的共同設計是必要的。這還包括跨晶粒耦合萃取和在3D堆疊靜態時序分析(STA)中，容許製程變動。
• 可測試性設計(DFT)：執行適當的DFT掃描方案，能夠有效檢測堆疊晶粒上的故障，是3D設計的另一個關鍵面向，同時還需要確保穩健的製程變動檢查和佈局驗證(DRC/LVS/3D堆疊檢查)。

• 有效的設計管理：這個平台嚴格控制每個小晶片設計規範，簡化版本控制和設計數據庫、知識庫、技術檔案和限制檔案的管理。這種精簡管理是保持複雜專案的一致性和準確性的關鍵要素。
• 進階驗證與整合：3Dblox與3DIC Compiler的整合促進了跨晶粒RC萃取、靜態定時分析(STA)和物理驗證的更高效率。這種整合確保了設計的每個階段都符合最終產品的簽核要求，強化最終產品的可靠性。

• 解決凸塊錯位問題：3DIC Compiler可提供系統層級的3D視圖，讓設計工程師加速多晶片區塊劃分和TSV/凸塊共同設計，明顯降低凸塊錯位的問題。