更快、更高容量的AI工作負載模擬與原型設計

ZeBu EP2的主要應用案例

隨著電子產品日益智慧化，軟體在底層設計中的角色越來越重要。對於這些軟體定義系統(software-defined systems)而言，軟硬體的整體協同設計至關重要。該設計的起始點往往來自於其所需支援的軟體工作負載，隨後再構建晶片以滿足軟體和系統需求。

透過將模擬和原型設計統一於一個硬體輔助驗證平台(HAV)上，ZeBu EP2讓設計團隊擺脫了在硬體輔助驗證平台產品之間必須取捨的限制。傳統上，硬體驗證團隊依賴模擬器來進行快速的SoC設計驗證，而軟體開發團隊則依靠原型設計解決方案以進一步提升效能。ZeBu EP系列讓兩個團隊根據專案需求，靈活調整模擬與原型設計之間的容量分配，而無需事先估算資源需求。

群聯電子(Phison)研發副總經理鄭國義(Vincent Cheng)表示：「投資可擴展的單一硬體平台來進行模擬與原型設計，可創造顯著的經濟優勢。由於我們的儲存設計通常涉及許多不同應用的產品變體(variants)，我們期待繼續運用ZeBu EP產品系列以獲得更多硬體資源靈活性及可擴展容量等優勢，讓我們在模擬與原型設計之間自由切換。」

雖然最新的ZeBu EP2平台支援所有驗證應用，但其中一項關鍵應用是軟硬體驗證。以AI SoC為例，這些架構具有專門的編譯器(compiler)，設計人員必須確保軟體堆疊正常運作。而每當硬體發生變更時，將AI模型映射到該硬體的編譯器部分也必須進行調整。此外，驗證關鍵介面能否在外部環境中正常運作也是至關重要的。此時，正是透過模擬器進行軟/硬體驗證的用武之地。模擬器透過模擬硬體行為，提供真實的測試環境，以評估軟體與硬體的交互作用，而無需實體設備。透過盡早測試軟體程式碼，開發人員可以提前發現並解決錯誤(bug)。增加速度轉接器(speed adapters)使模擬器能夠以近乎即時(real-time)的速度運行，協助更好地理解系統在最終目標環境中的實際行為。

我們的模擬器另一項出色的關鍵應用案例是功率與效能分析。回到我們的AI SoC範例，工程師能透過模擬器優化晶片的專用編譯器，進而對裝置的功率與效能產生相應作用。由於模擬器能在真實的操作環境中測試系統，工程師可以藉此了解不同工作負載和使用場景將如何影響功率與效能，並相應地優化設計。和之前的應用案例相同，工程師也能夠快速發現並解決任何潛在問題。

HAPS-100 12 FPGA的主要應用案例

HAPS-100 12 FPGA原型設計平台是HAPS系列中容量和密度最高的系統，具有固定與彈性互連的混合搭配，以及適合機架的設計。這款高效能平台特別適用於需要多個FPGA的大型原型設計，如多晶粒系統和大型SoC。與其前身HAPS-100 4 FPGA平台相同，HAPS-100 12 FPGA平台也可實現高除錯效能，並支援分散式驗證團隊的多個設計及多用戶部署。

對於大型設計來說，建立大型原型系統成本昂貴，而且隨著模型規模擴大，其構建時間變得不可預測，並需要大量運算資源。模組化硬體輔助驗證平台流程提供了一個更高效率、更有效的替代方案。透過使用HAPS-100 12 FPGA平台的這類流程，驗證工程師可以構建和優化單一晶片的原型模型，然後為單晶片或多晶粒硬體配置該模型，而無需執行多個專案。

微軟(Microsoft)首席工程師Lam Ngo表示：「使用高效能的HAPS原型設計平台，並根據真實世界的介面和情境來驗證我們的多晶粒設計，讓我們能夠在早期階段優化設計，從而縮短構建時間，並獲得更可預測的結果。擁有一個用於不同原型模型的通用硬體平台，意味著我們可以在大型或小型模型之間即時切換硬體，以減少運算和存儲資源，並根據自身需求輕鬆快速地擴展。」

AI晶片設計驗證的化繁為簡之道

在這個智慧無所不在(pervasive intelligence)的時代，隨著工程師發現更多得以滿足頻寬和效能需求的巧妙方法，晶片設計也越趨複雜，同時還要從摩爾定律(Moore’s Law)中榨取更多價值。在此背景下，ZeBu EP2和HAPS-100 12 FPGA等硬體輔助驗證平台解決方案提供了設計所需的速度、容量和靈活性，無論是大型AI SoC還是多晶粒系統。透過類似的選擇讓工程團隊能根據專案需求，而非硬體限制，來決定他們將如何管理驗證資源。