運用全新早期架構探索技術避免多晶粒系統重新流片

多晶粒系統架構設計的關鍵考量點

對於單一SoC而言，架構設計探索階段需要考慮一系列因素，包含軟硬體分割(hardware/software partitioning)、IP選擇配置和連接、宏觀架構、互連和記憶體尺寸、以及功率分析等，此處僅列舉部分內容。這些對系統效能和功率損耗會產生一級影響(first-order effect)的參數，需要在早期階段進行分析，以確保可以達到設計的效能目標和功率預算(power budget)。

而多晶粒系統則是將異質晶粒(heterogenous dies)整合在單一封裝中，並帶來了更多的考慮因素，例如：

• 要建立一個滿足架構需求的系統，需要組裝哪些種類的晶粒(die)或小晶片(chiplet)？
• 要在哪裡劃定晶片之間的切割線(cutline)？
• 要使用哪些協定進行裸晶到裸晶(die-to-die)的連接？
• 裸晶邊界對功率和效能有什麼影響？
• 由於可能有多個裸晶存取和共享記憶體的共同區域，那麼將如何配置記憶體使用率和一致性？
• 是否會在整個系統中重複使用任何現有的晶粒?

這些決定可能會引發不同效能、功率和延遲影響的頻寬瓶頸。在此階段，還必須決定裸晶到裸晶互連的封裝與配置。

考量這些因素，在多晶粒系統的早期架構設計階段，有三個主要任務需要完成：

• 將系統功能劃分為晶粒和晶粒內部元件
• 優化多晶粒系統，尤其是跨晶粒邊界的通訊
• 加速整體架構實現，使下游的矽晶片、封裝和軟體團隊能夠執行任務

靜態試算表和企業內部工具可用於追蹤功率、效能和熱能關鍵績效指標(KPI)。這通常是單一SoC用來管理此類KPI的方式，隨著設計進入每個階段，不同的團隊將共享試算表。然而，基於試算表的方法容易出錯，無法讓多晶粒系統設計團隊達到其KPI。如果多晶粒系統或其任何底層元件不符合功率或效能要求，那麼因此造成的架構設計延遲，可能會導致晚期階段的重新設計(redesign)或所費不貲的重新流片(respin)。

在早期階段識別效能和功率瓶頸

新思科技多晶粒系統平台架構(Platform Architect for Multi-die Systems)解決方案可提供基於模型的早期架構探索，在暫存器轉換層級(RTL)可以使用之前的6至12個月，就讓您能夠及早識別效能、功率和熱能的瓶頸。該解決方案可以快速擷取軟體工作負載，有效掃描設計空間並進行對KPI的敏感度分析及權衡。它消除了多晶粒系統架構設計的風險，同時降低了設計重新流片(respin)的成本。這項技術還能夠：

• 以最佳化方式，將多晶粒系統分割成多個裸晶
• 直觀地配置功能和記憶體，以限制晶片到晶片(chip-to-chip)的流量
• 基於晶粒選擇進行有效率的延遲和效能動態分析
• 更快速的晶粒到晶粒(die-to-die)連接決策
• 驗證晶粒整合以及分解的影響
• 更高層級的抽象功率分析

作為基於模型的解決方案，多晶粒系統平台架構解決方案可擷取多晶粒系統的可執行規格。該規格由應用工作負載和硬體架構模型所構成。工作負載模型代表該應用的處理和通訊需求。硬體架構模型則提供了執行工作負載的可用資源，包括所有晶粒以及它們如何彼此互連，還有與共享記憶體子系統的連接。將工作負載模型映射到硬體模型，定義了應用任務將在晶片上的分割。同樣地，將資料結構映射到記憶體位置，可以確定系統中產生的資料流量(traffic stream)。

多晶粒系統平台架構解決方案配備了龐大的模型庫，以支持系統模型創建。該系統模型一旦建立完成，即可用於快速地探索設計空間，並快速分析設計和配置參數對效能和功率KPI的影響。

多晶粒系統平台架構解決方案是新思科技全方位多晶粒系統解決方案的一部分，可加速異質整合。該解決方案包括用於早期架構探索、快速軟體開發和系統驗證、高效的晶粒/封裝協同設計、穩健安全的晶粒到晶粒連接、以及強化製造和可靠度的EDA和IP產品。多晶粒系統平台架構解決方案的資料可以匯入Synopsys 3DIC Compiler，一個從探索到簽核的統一平台，以檢查物理架構考慮因素，反之亦然，同時確保在架構規格階段將物理層面納入考量。

總結

多晶粒系統已成為頻寬密集應用設計人員的首選架構。該系統提供了延伸摩爾定律(Moore’s Law)並加速系統功能擴展的方法。然而，在架構探索階段，該系統仍有其獨特的考慮因素。而基於模型的動態解決方案，例如新思科技多晶粒系統平台架構，可提供分析和模擬功能，協助實現符合功率和效能KPI以及進度目標的多晶粒系統。