ニュースリリース - 2010年7月29日

シノプシス、業界に先駆け40nm、55nmプロセス・テクノロジ対応の高性能オーディオIPの提供を開始

低消費電力、小面積、そして高度にモジュール化されたDesignWare 96dB Hi-Fi Audio IPにより
様々な機器に適用できるオーディオ機能のSoC への組込みが容易に

2010年7月28日 カリフォルニア州マウンテンビュー発 - 半導体設計・製造ツールならびにIPの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、同社の多岐にわたる高性能オーディオIPソリューションの新製品として、40nm/55nmプロセス・テクノロジ対応のDesignWare 96dB Hi-Fi Audio IPの提供を開始したと発表した。シノプシスは、40nm/55nmという最先端のプロセス・テクノロジに対応したオーディオ・コーデックIP、デジタル・アナログ・コンバータ（DAC）IP、アナログ・デジタル・コンバータ（ADC）IPを提供する業界初のIPプロバイダである。DesignWare Audio IPソリューションは、180nmから60nm、そして今や40nmにいたる20種類以上のプロセスに対応し、80dbから103dbまでの性能を持つ高品質なIP群を設計者に提供している。DesignWare Audio IPソリューションは、ポータブル・メディア・プレーヤー、携帯電話、スマートフォン、CD/DVD/ブルーレイ録画再生機器、デジタルカメラなど、非常に低消費電力でチップ上の占有面積が小さい状態でHi-Fi再生・録音機能を実装しなければならないコンシューマ機器に最適なソリューションである。

DesignWare Audio IPは、高度にモジュール化されているため、設計者は、自分が目指すアプリケーションに最適な特定の機能を柔軟に選択することができ、必要に応じて、信号処理、（ノイズや振幅などの）信号調整、クロック・マネージメント、パワー・マネージメント、高効率クラスGアンプといった様々な機能を組み込むことができる。また、低消費電力かつ小面積であるため、所望のオーディオ機能を、必要とされる高い性能を維持したまま、開発対象のSoC上に迅速に組み込むことができる。シノプシスは、様々な電気信号ノイズが発生するSoC上でも正しく動作するよう開発されたIPを提供することで、組込みデザインにオーディオIPを統合する際の手間を大幅に削減する。

シノプシス　ソリューション・グループのマーケティング担当副社長　John Koeterは次のように述べている。「DesignWare Audio IPは、1億個以上のチップ出荷実績を持っています。シノプシスは、設計者の皆様が重要なオーディオ機能をSoCに迅速に組み込み、厳しい開発スケジュールを達成するのに必要なIPソリューションをご提供し続けて参りました。当社は、40nm/55nmプロセス・テクノロジに対応し、20種類以上のプロセスでのシリコン実績を持つオーディオIPを業界に先駆けてご提供することにより、設計者の皆様が、SoCへのIP統合リスクを削減し、多機能なオーディオSoCで必要となる高性能/低電力/省面積の要件を達成するお手伝いをしてまいります」

出荷時期
TSMC社の40nm/55nmプロセス・テクノロジに対応したDesignWare 96dB Hi-Fi Audio IPは、早期適用のお客様向けに現在ご提供している。

DesignWare IPについて
シノプシスは、システムオンチップ向けの高品質かつシリコン実証済みのインターフェイスIPならびにアナログIPのリーディング・プロバイダである。シノプシスの多岐にわたるインターフェイスIP群は、デジタル・コントローラIP/PHY/検証用IPからなる完全なIPソリューションとして提供されており、USB/PCI Express/DDR/SATA/HDMI /Ethernet/MIPI/MIPI（3D DigRF、CSI-2、D-PHY含む）など業界で広く採用されているプロトコルを実装するための各種IPを提供している。またアナログIPファミリーも、アナログ・デジタル・コンバータ/デジタル・アナログ・コンバータ/オーディオ・コーデック/ビデオ・アナログ・フロンロエンド/タッチスクリーン・コントローラなど、多岐に渡る。

さらにシノプシスは、シリコン完成前の段階でソフトウェア開発を開始するために必要となるバーチャル・プラットフォームを作成するためのSystemCベースのトランザクション・レベル・モデル群も提供している。

DesignWare IPは、信頼性の高い開発手法、品質確保のための巨額の投資の所産であるだけでなく、包括的な技術サポートとともに提供されているため、設計者は、IPのSoCへの統合リスクを最小化し、最終製品の市場投入までにかかる期間を短縮することができる。詳細情報はhttp://www.synopsys.com/designwareより入手可能。DesignWare IPコミュニティーへのご参加はこちらから。http://twitter.com/designware_ip