最適化されたEDAならびにIPソリューションにより、TSMC N2およびA16プロセス・チップの演算性能ならびに消費電力と、設計生産性が向上
概要
2024年9月25日 カリフォルニア州サニーベール発 - シノプシス(Synopsys, Inc.、Nasdaq上場コード:SNPS)は本日、TSMC社と重ねてきた緊密な協力を通じ、AI向けチップやマルチダイ・チップの設計革新を加速し、TSMC社の最先端プロセス技術と3DFabric技術に対応した高度なEDAおよびIPソリューションを提供することを発表した。各種AIアプリケーションが要求する高度な計算能力に対応するため、半導体技術も進化を続けなければならない。シノプシスが業界をリードする、設計生産性と設計結果を向上させるSynopsys.ai™が提供しているAIベースEDAスイートから、2.5/3Dマルチダイ・アーキテクチャへの移行を容易にする完全なソリューションの開発に至るまで、シノプシスとTSMC社は数十年にわたる緊密な協力を土台に、AI処理チップ設計の未来を切り拓いてきた。これにより、10億~1兆規模のトランジスタを集積したAI処理チップ設計が実現する。
TSMC社 エコシステム&アライアンス・マネージメント責任者 Dan Kochpatcharin氏は次のように語っている。「当社はシノプシス社と協力して、当社の最先端プロセス技術と3DFabric技術を用いたAIチップ・デザインに求められる厳しい要件に適合した先進的なEDAおよびIPソリューションを開発しています。AIベースEDAスイートとシリコン証明済みIPの開発でシノプシス社と重ねてきた協業の結果、お客様各社では生産性を大幅に向上させて、高度なAIチップ設計で驚異的な性能/消費電力/面積(PPA)の結果を実現することが可能となりました」
シノプシス EDAプロダクト・マネージメント担当上級副社長 Sanjay Baliは次のように述べている。「当社とTSMC社は過去数十年に渡って緊密な協力を積み重ね、TSMC社の全ての世代の最先端ノードに対応したミッション・クリティカルなEDAおよびIPソリューションをご提供してきました。今回のパートナーシップは、お客様各社がAI時代の技術革新を加速し、半導体設計の未来を切り拓くのに重要な役割を果たしています。両社は力を合わせて可能性の限界を押し拡げ、性能、消費電力効率、および設計生産性の画期的な進歩を実現しています」
PPAと設計生産性を向上させるシノプシスのAIベースEDA設計フロー
業界のリーディングカンパニー各社が、Synopsys.aiで実現するシノプシスのAIベースEDAフローをN2プロセスの高度なチップ設計に活用している。
MediaTek社 コーポレート副社長 Ching San Wu氏は次のように語っている。「シノプシス社のTSMC認証済みCustom CompilerならびにPrimeSimソリューションにより、当社の設計者は、高性能アナログ・デザインでTSMC N2プロセスのシリコン要件を満たすことができ、デザインの性能向上と設計生産性の向上を両立させることができます。シノプシス社との協力関係を拡大することで、当社は同社のAIベース設計フローの全ポテンシャルを活用して、当社デザインのプロセス移行と最適化の取り組みを加速し、当社が業界をリードするSoCを様々なマーケットに向けて提供するために必要な設計工程の改善が可能になります」
さらにシノプシスはTSMC社と協力して、チップの性能効率と集積密度最適化のための電力分配と信号配線に対応するため、シノプシスのデジタル設計フローでTSMC A16プロセスをサポートする新しい裏面配線機能に取り組んでいる。相互運用可能なプロセス設計キット(iPDK)とシノプシス IC Validator™のフィジカル検証ランセットにより、設計チームは、TSMC N2テクノロジで複雑化するフィジカル検証ルールに対処して、最新プロセスに効率的に移行できる。
また設計期間の一層の短縮のため、シノプシスとTSMC社は、TSMC社のクラウド認証を通じてシノプシスのEDAツールをクラウド上で利用可能にし、お客様各社に、TSMC社の最先端プロセス・テクノロジにシームレスに統合されて、高精度な設計結果を実現できるクラウド対応EDAツールを提供している。
シノプシスのクラウド認証済みツールには、論理合成、配置配線、スタティングタイミング並びにパワー解析、トランジスタレベルのスタティックタイミング解析、カスタム・インプリメンテーション、回路シミュレーション、EMならびにIR解析、デザインルール・チェックといったツールが含まれている。
包括的なEDAソリューションによりマルチダイ・チップのイノベーションが加速
シノプシス、アンシス社、TSMC社は、それぞれの主要なソリューションを活用して、包括的なシステム解析フローを提供し、マルチダイ設計ならではの複雑なマルチフィジックスの課題解決に取り組んでいる。この最新フローは、アーキテクチャ検討からサインオフまでをカバーするシノプシスのマルチダイ統合設計プラットフォーム3DIC Compilerに3DSO.aiを組み込み、さらにデジタルならびに3Dデザインのパワー・インテグリティ・サインオフ解析プラットフォームであるアンシス社のRedHawk-SC™をとの統合により、熱ならびにIRを考慮したタイミング解析を実行することができる。3DIC Compilerは、TSMC-SoIC®(System on Integrated Chips)およびCoWoSパッケージング技術も含めたTSMC社の3DFabricである3DbloxをサポートしたTSMC認定プラットフォームである。
開発リスクを低減するシリコン検証済みIP
シノプシス UCIeおよびHBM3 IPと共に利用可能なシノプシスの包括的なマルチダイ・テストソリューションにより、製造テストおよび製品化後のマルチダイ・パッケージ製品の品質維持を確保できる。TSMC社との協業を通じシノプシスは、TSMC CoWoSインタポーザ技術を利用したテストチップをテープアウトした。このチップはテスト/モニタリング/デバッグ/リペア機能を完全サポートしている。これにより、診断/トレーサビリティ/ミッションモード・シグナル・インテグリティ・モニタリングによってメンテナンス要否の予測が可能となり、設計/量産立ち上げ/生産/製品稼働後のチップ品質最適化が実行可能となる。UCIe PHYのモニタリング/テスト/リペア(MTR)IPは、ダイ/ダイ間インタフェース/マルチダイ・パッケージレベルでのテスタビリティを提供している。
シノプシスは、N3EからN5プロセス・テクノロジにわたって、シノプシス UCIeおよびHBM3 IPソリューションを活用した多数のシリコン成功を達成しており、IPのチップ統合を加速し、開発リスクを最小限に抑えている。最新のUCIe IPの開発では、最大40Gで動作し、チップ面積を増加させることなく最大の伝送能力とエネルギー効率を実現している。またHBM4および3DIO IPソリューションは、TSMC社の先進プロセス上での3Dスタックダイのヘテロジニアス・チップ統合にかかる期間を短縮する。
関連情報
LinkedIn記事:シノプシスとTSMCが、TSMC CoWoSテクノロジしたマルチダイ・テストチップのテープアウトに成功
シノプシスは、本日サンタクララで開催されるTSMC OIPエコシステムフォーラムにおいて、ブース#204でデモ展示を実施
https://www.synopsys.com/events/tsmc-oip-ecosystem-forum.html
シノプシスについて
シノプシス(Nasdaq: SNPS)は、電子設計自動化からシリコンIP、システム検証ならびに妥当性確認に至る、信頼性の高い包括的なシリコン to システム設計ソリューションの提供により、広がりゆく知の時代を切り開いている。幅広い業界の半導体およびシステム開発企業との緊密な協業を通じて、その研究開発能力と生産性を最大限にまで高め、明日の創造力に火をつける今日のイノベーションに貢献している。
詳細情報は、https://www.synopsys.com/ja-jpより入手可能。
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