ニュースリリース - 2020年8月25日

シノプシスとTSMC社、次世代SoCを実現する3nmプロセス技術革新を実現

TSMC社認証済み設計ソリューションにより、HPC、モバイル、5G、AI向けSoC開発と低消費電力/高性能を兼ね備えた最先端チップ開発が実現

概要

半導体業界の成長に向け、最先端シリコン・プロセスの進化がさらに加速。
シノプシスとTSMC社の広範囲にわたる協業により、TSMC 3nmプロセスが提供する低消費電力/高性能/小面積のメリットを活用できるフル・フローのデジタル/カスタム設計プラットフォームが実現。半導体製品の市場投入までにかかる期間を短縮。
TSMC 3nmプロセスの活用で求められる高度な要件に対応するため、シノプシス主要ツールが更に進化。

2020年8月25日カリフォルニア州マウンテンビュー発 - シノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、シノプシスのデジタルならびにカスタム設計プラットフォームが、TSMC社の3nmプロセス・テクノロジ認証を取得したことを発表した。TSMC社のデザイン・ルール・マニュアル（DRM）とプロセス・デザイン・キット（PDKs）に準拠していることを証明する今回の認証は、性能/消費電力/面積（PPA）の最適化を実現できる設計ソリューションとなっているかどうかを厳密に検証するための広範囲にわたる協業の成果であり、これにより、次世代SoCデザインの開発期間短縮が可能となった。

TSMC社　デザイン・インフラストラクチャ・マネージメント　シニア・ディレクター　Suk Lee氏は次のように語っている。「当社の最先端プロセスの活用を可能にする設計プラットフォーム・ソリューションを実現したシノプシス社との協業成果に満足しています。これにより、お客様各社では、当社の3nmプロセス・テクノロジによって可能となる大幅な消費電力削減/性能向上のメリットを活用した革新的な半導体製品の開発が可能となり、イノベーティブな製品をいち早く市場投入できるようになりました。今回のシノプシス社・設計ソリューション認証により、お客様各社は、当社のN3プロセスを用いてPPA最適化を施したデザインを自信を持ってリリースすることができます」

TSMC社との緊密な協業を通じてシノプシスは、TSMC N3プロセスをベースにした論理合成から配置配線/タイミング解析/フィジカル検証サインオフまでのフル・フローでの設計結果相関性を確かなものにする各種の重要な新機能ならびにテクノロジを開発した。シノプシスのRTL to GDSⅡソリューション Fusion Compiler^TMならびに配置配線ソリューション IC Compiler^TMⅡには、TSMC N3プロセスのサポートに向けたエンハンスメントが施されている。論理合成ソリューション Design Compiler^®NXTにも、TSMC N3プロセス・テクノロジのメリットをフル活用できる機能向上がなされており、レジスタンス/キャパシタンス予測のための高精度な新テクノロジを用いて、論理合成の結果品質の向上、IC CompilerⅡによる配置配線結果とのより緊密な相関性を実現している。スタティックタイミング・サインオフ解析ソリューション PrimeTime^®には、高精度なタイミング解析ならびにサインオフ収束を実現する最先端のマルチ・インプット・スイッチング機能が搭載されている。Design CompilerNXTは、TSMC N3プロセスでの高性能コンピューティング（HPC）ならびにモバイル向けデザインを可能にするソリューションとなっている。

TSMC 3nmプロセス・テクノロジならではの各種機能を最適に実現するため、シノプシスのデジタル設計プラットフォームには、さまざまなエンハンスメントが施されている。ピン密集度考慮の配置、標準セル・ピンでの配線収束を向上させるグローバル配線モデリング、より短期間でのタイミング収束を実現するコンカレントなリーガライゼーション/最適化（CLO）、ホワイト・スペースを最大化してPPAを向上させる新しいセル・マッピング手法、ビア・ピラー構造自動生成とHPCデザイン向けのパーシャル・パラレル配線による内部接続最適化、低消費電力デザイン向けの複数駆動力を持つマルチ・ビット・フリップフロップ最適化などである。

シノプシスのカスタム設計プラットフォームの設計ソリューションであるCustom Compiler^TMには、3nmアナログ・デザインをより短期間で実装するためのエンハンスメントがなされている。3nmプロセスの早期適用企業やシノプシスのDesignWare^® IP開発部門による実証を経ながら進めたエンハンスメントは、新しいデザイン・ルールや3nmプロセス・テクノロジの適用で満たさなければならない各種要件に準拠するのにかかる工数を削減できるという成果に結実している。また、回路シミュレーション・ソリューションのHSPICE^®、FineSim^®、CustomSim^TMではTSMC 3nmアナログ・デザインの検証スピード向上を達成しており、サインオフ精度の検証カバレッジと信頼性解析を実現している。

シノプシス　デザイン・グループ　システム・ソリューション＆エコシステム担当上級副社長　Charles Matarは次のように述べている。「最先端の3nmプロセス・テクノロジ向けに高度に差異化を施した設計ソリューションを提供するためのTSMC社との協業により、お客様各社では、ますます複雑化するSoCの設計に自信を持って着手できるようになりました。今回の協業の成果により、設計者の皆様は、先進のEUVプロセスによってもたらされる大幅な消費電力削減/性能向上/面積削減のメリットを最大限に活用でき、他社にはないSoC開発のイノベーションを加速させることが可能となりました」

3nm向けのシノプシス・テクノロジ・ファイルはTSMC社より提供される。今回の協業成果に含まれているシノプシス・デザイン・プラットフォームの主要ツールは下記の通りである。

デジタル設計ソリューション