ニュースリリース - 2010年11月2日

シノプシス、組込みメモリーのトランジエント・エラーの問題を解決するDesignWare STAR ECC IPの提供を開始

先進のプロセス・テクノロジで発生する一時的故障リスクを削減

2010年11月2日 カリフォルニア州マウンテンビュー発 - 半導体設計・製造ツールならびにIPの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、DesignWare STAR Memory Systemファミリーの新製品DesignWare STAR ECC（Self-Test and Repair Error Correcting Codes） IPを発表した。STAR ECC IPは、SoC上の組み込みメモリーに対して故障診断/インプリメンテーションを行う高度な設計自動化フローを提供、これにより先進のプロセス・テクノロジで発生するソフト・エラーなどの一時的故障を迅速に削減できるようになる。STAR ECC IPを用いることにより、設計者は、自動車、航空宇宙、ハイエンドコンピューティングなどに向けたチップの開発にあたり、高い性能と信頼性を確保しつつ開発期間を短縮できる。

STAR ECC IPはコンフィギュアブルなIPソリューションであり、従来のECC手法と比べて非常に高度な一時的故障対策を施すことができるため、製品の信頼性が向上する。STAR ECC IPの活用により、設計者は、故障に対して必要なレベルの耐性を施して対策がとれるようになる。STAR ECC IPソリューションは、部分書き込みに対する性能向上を実現し、複数ビット・エラーやランダム・ビット・エラーの検出精度を向上し修正する。

シノプシス　ソリューション・グループのマーケティング担当副社長　John Koeterは次のように述べている。「テクノロジ・ノードの進展に伴ってチップは外部環境変化の影響を受け易くなるため、ソフト・エラーの発生率を抑える必要性が高まっています。DesignWare STAR ECC IPを用いることにより、設計者は、こうした一時的エラーに対して必要なレベルの耐性を簡単に選択できるようになります。これにより、製品リスクと開発期間を削減しつつ高い性能目標と歩留まり目標を達成できるようになります」

出荷時期
DesignWare STAR ECC IPは、DesignWare STAR Memory Systemファミリーの一部として既に提供を開始している。STAR ECC IPは、シノプシスのテスト圧縮合成ソリューション DFTMAXと連動して、デジタル論理回路と組込みメモリーに対する包括的なテスト・ソリューションと歩留まり向上ソリューションを提供する。詳細情報はhttp://www.synopsys.com/JP2/IP/SRAMandLibraries/Pages/default.aspx より入手可能。

DesignWare IPについて
シノプシスは、システムオンチップ向けの高品質かつシリコン実証済みIPのリーディング・プロバイダである。シノプシスの多岐にわたるDesignWare IP群は、デジタル・コントローラIP/PHY/検証用IPからなる完全なインターフェイス（業界標準プロトコル）IP、アナログIP、組込みメモリー、ロジック・ライブラリ、組込みテスト/修正IP、コンフィギュアブル・プロセッサ・コアで構成されている。さらにシノプシスは、シリコン完成前の段階でソフトウェア開発を開始するために必要となるバーチャル・プラットフォームを作成するためのSystemCベースのトランザクション・レベル・モデル群も提供している。DesignWare IPは、信頼性の高い開発手法、IPリユース・ツール、品質確保のための巨額の投資の所産であるだけでなく、包括的な技術サポートとともに提供されているため、設計者は、IPのSoCへの統合リスクを最小化し、最終製品の市場投入までにかかる期間を短縮することができる。

詳細情報はhttp://www.synopsys.com/designwareより入手可能。DesignWare IPコミュニティーへのご参加はこちらから。http://twitter.com/designware_ip