ニュースリリース - 2011年2月4日

IC Compilerの最新バージョンがデザイン収束をさらに加速

処理速度、トップレベルのデザイン収束、DRC修正など多数の機能向上

2011年1月31日 カリフォルニア州マウンテンビュー発 - 半導体設計・製造ツールならびにIPの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、Galaxyデザイン・プラットフォームの基幹ツール IC Compilerの最新バージョン2010.12を発表した。今回の機能向上は、この一年間のフィジカル設計生産性改革の総仕上げとなるものである。IC Compilerは、2年連続でEDN Innovation Awardを受賞しているが、2年目の今年は“インデザイン”フィジカル検証テクノロジで受賞を果たしている。2010.12バージョンでは、このテクノロジをさらに改善し、インデザイン自動DRC修正の実行速度が最大7倍向上した。またMCMM（マルチコーナー・マルチモード）最適化のスピードも、この1年で約4倍向上している。さらに、最終的なトップレベルのデザイン収束のスピードは2～3倍高速化されている。そして2010.12バージョンでは、低消費電力化の機能も強化されており設計結果品質が大きく向上する。

アルテラ社　ICエンジニアリング担当副社長のBrad Howe氏は次のように語っている。「28nmプロセスで設計した当社のFPGAデバイス Stratix® Vは、性能と集積密度の限界を塗り替えました。MCMM最適化やインデザインDRC自動修正などに代表されるIC Compilerのキー・テクノロジは非常に強力な機能で、この機能の活用により我々は性能と面積の目標を達成し、非常に厳しい開発スケジュールをも満たすことができました」

低消費電力化の要求が厳しいデザインの場合は、IC Compilerの新しいリークパワー最適化エンジンを活用することができる。このエンジンは、様々なセルの中から最適なものを選択してタイミングを考慮しながら最適なリークパワー削減手段を実行するため、テープアウト間近の最終段階のリークパワー削減を行うことができる。また、クロックツリーの消費電力を10%削減できる革新的なテクノロジを搭載しており、さらにトータルのバッファ数を10%削減することでダイナミック・パワーの削減も実現している。その他の設計結果品質向上ポイントとしては、仮クロックツリー・シンセシスやシグナルインテグリティ、エレクトロ・マイグレーション収束などの品質向上が挙げられる。

IC Compiler 2010.12では、引き続き実行速度の向上を実現しており、メモリー使用量を20%削減しつつ、1.5倍のスピードアップを実現している。On-Demand Loading（ODL）テクノロジは、当初フロアプラン作成時間の大幅短縮のために搭載した機能であるが、今回トップレベルのデザイン収束まで機能拡張を施し、デザイン収束のスピードは2～3倍高速化されている。ODLを活用することにより、トップレベルとブロックのインターフェイス部分のコンカレントな最適化も実行可能となっており、ブロック周辺部のセルのサイジングを実行できる。これにより、トップレベルのインプリメンテーション工程とブロックレベルのインプリメンテーション工程間での設計やり直し回数を削減できるため、開発コストを抑制できる。またIC Compilerのインデザイン・フィジカル検証テクノロジは、設計工程の進行中にサインオフ精度のDRCと自動修正を実行するため、設計やり直し回数を劇的に削減することができる。今回の最新バージョンでは、修正が必要な部分をインクリメンタルに再バリデーションし、自動修正率も向上している。DRC自動修正のスピードは７倍高速化している。

シノプシス　インプリメンテーション・グループ　上級副社長兼ジェネラルマネージャーのAntun Domicは次のように述べている。「今回のIC Compiler最新バージョンは、圧倒的な価値のご提供を実現できるテクノロジ革新に向けた当社の強い意思を象徴するものです。市場にいかに早く製品を送り出すかが差別化の鍵となるFGPA業界においても、IC Compilerはアルテラ社が直面しておられた設計生産性の大きな課題を解決することができました」