ニュースリリース - 2011年7月12日

シノプシス、ダブルパターンニング対応の20nm設計ソリューションの道を開く

IC CompilerのZrouteテクノロジとIC Validatorのフィジカル検証テクノロジが実現

2011年7月11日 カリフォルニア州マウンテンビュー発 - 半導体設計・製造ツールならびにIPの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は、業界をリードするフィジカル設計ソリューション IC Compilerの新しいツール構成としてIC Compiler Advanced Geometryを発表した。IC Compiler Advanced Geometryは、ダブルパターンニング・テクノロジ(DPT)に対応した設計テクノロジを提供する。DPTは、次世代シリコン・テクノロジである20nmプロセスでの重要な製造技術として注目されているが、フィジカル設計（配置配線）とその検証という工程には大きな設計制約をもたらすことになる。シノプシスは、20nmテクノロジ実用化に向けた設計・製造レースの渦中にある業界をリードする企業としてこの問題に取り組み、主要顧客企業やファウンドリ各社との協業を通じて、IC Compilerの設計機能が20nm対応ソリューションとして有効であることを実証した。シノプシス Galaxyデザイン・プラットフォームの基幹ツールであるIC Compilerは、チップの面積、性能、消費電力といった従来からの設計指標やツール実行時間に与える影響を最小限に抑えつつ、DPTに対応した最も効率的なフィジカル設計ソリューションを提供する。

半導体を製造するための現行のリソグラフィ手法は、20nm時代にあっては論理的な限界点に到達しており、この世界最小のシリコン構造を実現するのは困難となっている。この問題の解決には2つのアプローチが考えられる。1つは、最小のジオメトリ（配線間隔）よりもまばらなレイアウトでデザインを構成する手法であるが、これはシリコンのリソースを十分に活用しきれない問題を生じさせる。もう1つの方法は、二つのパターン構成でデザインを表現する手法で、それぞれのパターンはまばらなレイアウトであるが、それらを組み合わせることでシリコン・リソースをフルに活用した緻密なレイアウトを実現することができる。後者がダブルパターンニングと呼ばれるテクノロジであるが、このテクノロジは、チップの面積や性能に不適切な影響を及ぼすことなく2つのパターンに分解できるような2層構造の高精度なレイアウトを生成しなければならないという課題を配置配線工程に突きつける。

IC Compiler Advanced Geometryは、一般に（四色問題のような）色分け問題と言われる手法でダブルパターンニング化のための必要事項を系統立てて明確にする画期的な新技術を導入し、各種設計指標への悪影響を回避しつつ最終的に2つのパターンに正しく分解できるcorrect-by-constructionソリューションを提供する。このソリューションの鍵を握るのが、DPT対応のエンハンスメントが施されたIC Compilerの配置エンジンとZrouteテクノロジである。また、IC Validatorの“インデザイン”フィジカル検証機能もDPT対応にエンハンスされており、設計者はデザインを製造工程に渡す前の段階で、ダブルパターンに分解できるデザインとなっているかどうかを検証できる。

シノプシス インプリメンテーション・グループ ジェネラルマネージャー兼上級副社長 Antun Domicは、次のように述べている。「設計と製造の問題は複雑化を極め続けており、設計者はそれに応えて結果を出さなければならないというプレッシャーにさらされ続けています。我々にとっても、ファウンドリ各社や顧客企業各社と緊密に協力して、この問題に対する強力な設計ソリューションの最初の提供者となることは緊急のミッションでした。IC Compiler Advanced Geometryは、DPTに対応した業界初の配置配線ソリューションです。このソリューションによって、設計者の皆様は、新しい設計課題を効率的に解決できる最先端の設計ソリューションを携えて20nmの世界に進むことができるようになります」