ニュースリリース - 2010年10月13日

シノプシスの“インデザイン”フィジカル検証手法が数多くの企業で急速に採用 100件を越すテープアウトが証明

IC CompilerとIC Validatorが実現する“インデザイン”フィジカル検証手法を
半導体製造大手各社が標準メソドロジとして採用

2010年10月12日 カリフォルニア州マウンテンビュー発 - 半導体の設計・製造ツールならびにIPの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、Galaxyデザイン・プラットフォームの中核をなすフィジカル検証ツール IC Validatorが、最先端のプロセス・テクノロジ・ノードで100件を上回るテープアウトを達成したと発表した。IC Validatorは、配置配線ツール IC Compilerの環境内でIC Compilerと協調動作してフィジカル検証を実行する。IC Validatorは、2009年の提供開始以来、わずか1年余りでこの成果を達成したが、これは従来手法とは異なるフィジカル検証手法が求められていることの紛れもない証しである。従来型のフィジカル検証ツールは、設計工程の最終段階で、配置配線ツールから切り離されたスタンドアロン・フィジカル検証を実行する。それとは対称的に、IC Validator が提供する“インデザイン”フィジカル検証手法は、製造現場が求める精度を保ったフィジカル検証を、配置配線と緊密に連携しつつ実行できる。それによって、テープアウトの最終段階で想定外の不具合が発生するのを未然に防止し、テープアウト完了までにかかる設計期間を短縮することができる。ルネサス エレクトロニクス株式会社、サムスン、株式会社 東芝を始めとする半導体製造大手各社は、IC Validatorを活用した“インデザイン”フィジカル検証ソリューションを、各社の標準手法として認定する作業を積極的に進めている。

株式会社 東芝 セミコンダクター社　システムLSI事業部 システムLSI設計技術部　設計メソドロジー技術開発担当　部長　山田秀喜氏は次のように語っている「“インデザイン”フィジカル検証手法は、極めてシンプルなコンセプトではありますが、それは、従来の“設計工程の最終段階でのフィジカル検証” という手法からの決別であり、それによって設計生産性の向上に極めて大きな効果をもたらしてくれるものです。製造上の困難な課題と、市場投入までの期間短縮という命題があるため、設計工程のテープアウト完了スケジュールは常にプレッシャーにさらされています。“インデザイン”フィジカル検証手法は、トータル設計期間の短縮という切実なニーズを実現してくれました。こうしたメリットが確認できたため、我々は、当社の65nm以降のデザインにIC Validator の“インデザイン”フィジカル検証手法を標準適用することを決めました」

製造可能性の確保という意味では、設計ルールチェック（DRC）は必須だが、プロセス微細化の進展に伴い、DRCの数と複雑性は指数関数的に増加している。そのため従来型のフィジカル検証は破綻の危機にさらされている。

従来型のフィジカル検証は、大部分が設計工程の最終段階で行われ、それがためにGDSⅡ生成後（設計終了後）に設計変更を引き起こすことになる。すなわちこの手法では、フィジカル検証ツールによって問題箇所を特定し、その後に配置配線ツールで修正するという作業を繰り返さざるを得ず、従って、それによって得られるのは次善のデザインとならざるを得ない。この問題を象徴する例が、最先端のプロセス・テクノロジ・ノードでの製造可能性確保になくてはならない工程であるメタル･フィル挿入である。フィジカル設計者は、タイミング収束とメタル・フィル挿入が終わったはずのデザインでGDSⅡを生成（ストリームアウト）してから、サインオフ・フィジカル検証を行い、そこで発見された問題箇所を修正するために、設計工程に再度戻る（ストリームイン）という作業を繰り返すことになる。そして、このような時間のかかる作業は、メタル・フィル挿入後のデザインがサインオフ・フィジカル検証に耐えうるものでタイミング収束の面でも問題ないと確認されるまで、各設計ブロックで繰り返されることになる。

同じことが、DRC全般についても言える。DRCの数と複雑性の増加に伴い、設計工程後期でDRCを行うやり方では、最終段階で何箇所もの想定外の不具合が発覚するリスクが高まる。このことは、開発コスト増加の原因となる設計やり直し回数を増やすだけでなく、テープアウト・スケジュールに致命的なダメージを与えかねないのである。

“インデザイン”フィジカル検証手法を活用すれば、フィジカル検証ツール IC Validatorは、配置配線ツール IC Compilerの環境内でIC Compilerと協調動作するため、テープアウト後の製造可能性確保を、より確かなものとすることができる。このシームレスな統合設計環境により、タイミング収束とフィジカル検証サインオフが約束された最善のメタル･フィル挿入が可能となり、開発コスト増加要因となるストリームアウト/ストリームインの繰り返しを回避することができる。

DRCに関しても、同じ手法によって、製造上の要件を満たしたサインオフ品質のDRCを実行でき、それによってデザイン・レイアウトに潜む問題箇所を特定でき、さらには配置配線ツール IC Compilerによる自動修正を実行することができるため、従来型の設計工程の最終段階での問題箇所発覚そして手作業による修正という手法に比べて、設計期間を短縮することができる。

シノプシス　上級副社長兼インプリメンテーション・グループ ジェネラル・マネージャーのAntun Domicは次のように述べている。「“インデザイン”フィジカル検証手法は、SoC設計業界の生産性向上を実現すべく当社が率先して実施している革新的取り組みの一例です。1年余りという短期間で100件以上のテープアウト達成という実績は、“インデザイン”というコンセプトの正当性と、IC Compiler/IC Validatorの連携によるフィジカル設計の確かさを証明するものに他なりません」