ニュースリリース - 2013年5月30日

TSMC社、同社の16nm FinFETプロセス向け設計ソリューションとして -- シノプシスのデジタル/カスタム設計ソリューションを認定

重要な基本テクノロジでの協業を通じてV0.1認証 

概要

• 3-D寄生情報抽出実現のため、シノプシスStarRCならびにQuickCapで協業
• TSMC FinFETプロセスの早期適用企業が使用
• 含まれるツールは、IC Compiler, IC Validator, StarRC, PrimeTime, Laker Layout, Galaxy Custom Designer, FineSIM, CustomSIM

2013年5月29日 カリフォルニア州マウンテンビュー発 - 半導体やエレクトロニクス・システムのイノベーションを加速させる開発用ソフトウェア、IP、技術サービスの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、TSMC社が同社の16nm FinFETプロセスDesign Rule Manual（DRM）とSPICE V0.1対応ツールとしてシノプシスのデジタル/カスタム設計ツール群を認証したと発表した。今回の認証は、FinFETデバイス内での3-D寄生情報の抽出とモデリングに関して両者が早期に開始した協業に基づくもので、それを元にデザイン・インプリメンテーション・ソリューション全般に拡張したものである。認証項目には、関連する全ての16nm配線ルール、ベリフィケーション・ランセット、抽出のための入力ファイル一式、Interoperable Process Design Kits（iPDK）が含まれる。今回の協業により、TSMC 16nmプロセスの早期適用企業各社は、FinFETテクノロジがもたらすメリットを活用して、より高性能で低消費電力なデザインを開発できるようになる。

認証されたGalaxyデザイン・プラットフォームは、TSMC 16nm V0.1デザインルールを包括的にサポートした各種機能を提供する。TSMC社は、シノプシスが提供するインプリメンテーション・ツール群がFinFETに対応したものであることを認証した。具体的には下記のツール群である。

• IC Compiler
  革新的なダブルパターニング・テクノロジ（DPT）考慮の配置配線テクノロジにより、製造工程に高い信頼性で適用できる設計結果（最適な面積、性能）を実現
• IC Validator
  フィン・バウンダリ・ルールなどのFinFETパラメータを検証し、ダミーセルへ拡張するためのDRC/DPTルール準拠性チェック機能を提供
• PrimeTime
  ダブルパターニングによる影響を考慮した正確な遅延計算とタイミング解析機能を提供
• StarRC
  FinFETデバイスの3-D構造に起因する寄生情報の抽出機能とInterconnect Technology Format（ITF）のエンハンスメントを提供
• FineSIMならびにCustomSIM
  FinFET BSIM-CMGモデルを使用した正確な検証機能を提供
• Custom DesignerならびにLaker
  16nm設計制約をベースに接続情報を確認しながらのエディットを実行することにより設計効率を向上し、複雑なデザインルールへの対応を支援

シノプシス　デザイン＆マニュファクチャリング・プロダクト・マーケティング担当副社長　Bijan Kiani は次のように述べている。「当社とTSMC社との協業は、両社共通のお客様がFinFETテクノロジをスムーズに導入できるようにするという共通目標に焦点を当てています。この目標を達成するために、当社はデジタル設計ツールからカスタム設計/検証ツールに至るまで広範囲にわたってTSMC社と深く協力してきました」

TSMC社　デザイン・インフラ・マーケティング・シニアディレクタ Suk Lee氏は次のように語っている。「シノプシス社のツール群への当社16nmプロセス対応認証は、今後の当社のFinFETテクノロジ展開にとって重要な一里塚です。3-D FinFETデバイスのモデリングなど困難な作業があったため、両社の協業は、これまでのプロセス・ノードの場合よりも早い段階からスタートさせました。今回の認証により、早期適用企業各社様には、当社の最先端テクノロジを高い信頼性でご活用いただき、FinFETテクノロジの活用時期を早めることができるようになります」