ニュースリリース - 2013年9月10日

シノプシス、SoCのシリコン・テストを加速するDesignWare STAR Hierarchical Systemを発表

テスト統合の時間を大幅に減らし、階層型SoCのテスト品質を向上

概要

• テスト統合自動化とSoC全体のバリデーションにより、デジタル論理ブロック、インターフェイスIP、アナログ・ミックスドシグナルIP、メモリーなどからなるSoCの設計とDFTの生産性を向上
• 動的なパラレル/シリアル・テスト・スケジューリングにより、テスト時間と消費電力を最適化
• IPと論理ブロックレベルのテスト・パターンをSoCレベルで再利用することにより、開発期間と作業を削減
• IEEEテスト標準規格に基づき、モジュラー・サーバーからすべてのIPおよび論理ブロックを制御する簡素化された階層ネットワークにより、テスト論理のエリアと配線を削減
• IPおよび論理ブロックへの階層的なアクセスにより、テストの開発期間を数週間単位で削減
• DesignWare STAR Memory System、DFTMAX、TetraMAXとともに、シノプシスの包括的なテスト製品ソリューションを構成

2013年9月9日 カリフォルニア州マウンテンビュー発 - 半導体やエレクトロニクス・システムのイノベーションを加速させる開発用ソフトウェア、IP、技術サービスの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、アナログ・ミックスドシグナルIP、デジタル論理ブロック、メモリー、インターフェイスIPを含むSoCを効率的にテストする自動階層テストソリューション DesignWare STAR Hierarchical Systemの提供開始を発表した。STAR Hierarchical Systemは、SoC全体のテスト・リソースにアクセスし制御を行うモジュラー・サーバーにより管理される、IEEEテスト標準（IEEE1500, IEEE 1149.1, P1687）準拠の階層ネットワークを自動的に作成し、テスト統合にかかる時間を大幅に削減する。柔軟性のあるテスト・スケジューリングにより、テストにかかる時間や消費電力の最適化を行い、テストの品質（QoR）を改善する。

STMicroelectronics社　セントラルCAD＆デザイン・ソリューション部門　SoCテスト・診断グループ・マネジャー　Roberto Mattiuzzo氏は次のように語っている。「我が社では、テスト・インターフェイスの異なる様々なIPブロックを用いるため、すべてのIPをSoCレベルで統合するのは非常に困難で時間を費やす作業です。シノプシスのDesignWare STAR Hierarchical Systemは、IPテストのSoCへの統合を自動化し、SoCレベルでIPレベルのテスト・パターンを再利用することを可能にし、設計とDFTサイクルを数週間単位で削減し、製品を早期に市場に投入することに貢献しました。このソリューションはまた、近く策定される組込みSoC DFT構造へのアクセスに関する標準もサポートしており、ボードレベル・テストの要件を満たすことも可能にしてくれました」

STAR Hierarchical Systemは、SoC内の個々のIPと論理ブロックに対し、RTLでユーザー・コンフィギュラブルなIEEE 1500インターフェイスを作成し、設計の各レベルの標準インターフェイスを維持しながら、それをトップレベルのコントロール・モジュールやサーバーに接続する。階層が複数ある設計では、単一のトップレベル・サーバーの代わりに最適な階層内にモジュラー・サーバーを配置し、トップレベルの配線を最小限に押さえながら、デザイン階層でのテスト収束を実現する。広く採用されている既存のIEEEテスト標準を活用し、STAR Hierarchical SystemはSoCテストのリソース統合を容易にし、SoCの各部分を担当する各地の設計チームがより効率的に作業することを可能にする。自動的に生成される簡素化された階層的ネットワークと統合された標準テスト・インターフェイスは、中枢サーバーもしくはモジュラー・サーバーにて制御され、エリアと配線を改善し、テスト統合にかかる時間を数週間単位で削減する。またSTAR Hierarchical Systemは、IEEE 1500のIPアクセス・ネットワークを利用してIPレベルのテストパターンをSoCレベルにポーティングするため、新たにパターンを生成する必要をなくし、大規模SoCが引き起こす処理能力のボトルネックを軽減する。制御性と観測性の向上とともに、IPレベルのテスト収束を全階層にわたって達成することで、大規模SoCのテストの品質を改善する。

シノプシス・フェローでありチーフ・アーキテクトのYervant Zorianは次のように述べている。「設計規模が増大し、より多くのIPの使用が不可欠になりつつある今、従来のフルチップ手法では、求められる設計期間およびコスト内で大規模SoCのテストを完了するのは困難です。シノプシスの新製品STAR Hierarchical Systemは、IPレベルと論理ブロックレベルのテストを有効に活用してSoCをテストし、設計チームがテスト統合にかける時間を飛躍的に削減し、設計/テストのコストを低く抑えながら製品を市場にすばやく投入することを可能にします」

STAR Hierarchical Systemは、個々のIPや論理ブロックのテストを パラレルにスケジュールするか、シリアルにスケジュールするかの柔軟性をユーザに提供し、テストの時間と消費電力を最適化することができる。この柔軟なテスト・スケジュールは、特にI/Oピンが制限されている設計でテスト時間を大幅に減らすことができる。このソリューションは、自動テスト装置（ATE）ベースおよびインタラクティブなボードベースのシリコンデバッグ、診断機能を提供し、生産の立ち上げを早める。STAR Hierarchical Systemは、IPのデバッグ・テスト・モードを活用し、SoCレベルからの診断の制御やアクセスを可能にする。さらに、サーバーを通してアナログ・ミックスドシグナルIPのキャリブレーションと微調整のためのe-fuseプログラムを可能にし、SoCの歩留まりを改善する。STAR Hierarchical Systemは、IEEE標準で策定中のP1687に準拠し、組込みのテスト回路をシステムレベルのデバッグに再利用することを可能にする。

USB、DDR、PCIeなどシノプシスの今後のDesignWareアナログ・ミックスドシグナルIPは、STAR Hierarchical Systemと共に使える状態で提供されるため、設計者はIEEE 1500のインターフェイスを自動生成し、IPテスト構造をSoCに統合し、階層的テストを実行することができる。DesignWare STAR Hierarchical Systemは、組込みおよび外付けメモリーのテスト用のDesignWare STAR Memory System、スキャン圧縮ソリューションDFTMAX、ATPGソリューションTetraMAX、BIST（ビルトイン・セルフテスト）を伴うDesignWare IP、設計とリンクした歩留まり解析システムYield Explorer、CADナビゲーション・ツールCamelotと共に使われ、設計者およびテスト技術者に包括的なSoCテスト・ソリューションを提供し、テストの生産性を向上するとともに、テストにかかる全体的なコストを削減しつつQoRを向上する。

シノプシス　IP&システム　マーケティング担当副社長　John Koeterは次のように述べている。「アナログ、メモリーIPの有数のサプライヤであるシノプシスは、IPがいかに大規模SoCの中に浸透しているかを知っており、これらの設計を厳しい日程の中で効率的にテストするのがいかに困難かを認識しています。シノプシスはDesignWare IPをSTAR Hierarchical Systemと共に即使える形で提供し、お客様がシノプシスのIPをSoCレベルで効率的に統合しテストすることができるようにしました」

提供時期と関連情報
DesignWare STAR Hierarchical Systemは現在提供可能。 2013年9月9日にカリフォルニア州アナハイムにて行われるユーザーミーティング、第21回Synopsys Test Special Interest Groupにてその経験をご紹介する。シノプシスのテストソリューションについての詳細は下記より入手可能。 

• 2013年9月10日から12日、カリフォルニア州アナハイムで開催される International Test Conference (ITC)
•  http://www.synopsys.com/SHS

DesignWare IPについて
シノプシスは、システムオンチップ向けの高品質かつシリコン実証済みIPのリーディング・プロバイダである。シノプシスの多岐にわたるDesignWare IP群は、デジタル・コントローラIP/PHY/検証用IPからなる完全なインターフェイス（業界標準プロトコル）IP、アナログIP、組込みメモリー、ロジック・ライブラリ、プロセッサ・コアとそのサブシステムで構成されている。IPに関連するソフトウェア開発とハードウェア/ソフトウェア統合を容易にするため、シノプシスは、これらのIPのドライバ・ソフトウェア、トランザクション・レベル・モデルそしてバーチャル・プラットフォームも提供している。また、FPGAベースのハードウェア・プロトタイピング・ソリューション HAPSを使用すれば、開発中のIPとそれを組み込むSoCがシステム全体の仕様に適合しているかどうかのバリデーションを実行できる。さらにバーチャル・プロトタイプ作成ツール Virtualizerを使用することにより、これらのIPあるいはSoC全体に必要となるソフトウェアの開発を、ハードウェア完成後に行う従来手法に比べてはるかに早い段階で開始できる。DesignWare IPは、信頼性の高い開発手法、品質確保のための巨額の投資の所産であるだけでなく、IPプロトタイプおよびソフトウェア開発環境や、包括的な技術サポートとともに提供されているため、設計者は、IPのSoCへの統合リスクを最小化し、最終製品の市場投入までにかかる期間を短縮することができる。詳細情報はhttp://www.synopsys.com/designwareより入手可能。