ニュースリリース - 2014年1月29日

富士通セミコンダクターとシノプシス、 結果予測性の高い最適化されたカスタムSoC（ASIC）設計フローを提供開始

面積とタイミングの最適化を実行する新しいアルゴリズムと連携した Design Compilerの早期デザイン解析機能を活用し、回路集積度が向上、開発期間を短縮

概要

• 早期デザイン解析機能が短期間での高品質なRTLとフロアプラン作成を実現
• 他の設計目標に影響を与えないように最適化を行うモノトニック面積最適化機能により、回路集積度の向上と低消費電力化を両立
• 配置と配線密集を考慮した論理合成により、ハンドオフの収束性が高い設計フローを実現
• 設計結果予測性の高い新しい設計フローにより、最終レイアウト工程を短縮

2014年1月28日 カリフォルニア州マウンテンビュー発 - 半導体やエレクトロニクス・システムのイノベーションを加速させる開発用ソフトウェア、IP、技術サービスの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、富士通セミコンダクター株式会社（以下、富士通セミコンダクター）との協業を通じて、より短期間で集積度と設計結果予測性の向上を実現する新しいカスタムSoC（ASIC）設計手法を開発したと発表した。論理設計の初期段階でフィジカル設計情報を解析し考慮しておくことはカスタムSoC設計において非常に重要な要素であり、これによって想定外の設計のやり直しを最小限に抑えることができる。この新しい設計フローでは、短期間でのネットリスト・ハンドオフ達成を加速するDC Explorerを活用している。またモノトニック面積最適化テクノロジにより、タイミング設計に影響を与えることなく、集積度を最大化しリーク電流を最小化することができる。さらに、フィジカル設計を考慮した論理合成機能により、最終的なレイアウト結果との相関性が非常に高く最適化されたネットリストを生成できるため、設計結果を早期に予測し、論理設計のやり直しを最少にすることができる。富士通セミコンダクターの革新的なデザイン・プランニング・テクノロジと組み合わせたこの新しい設計フローによって、チップ上に搭載できる回路が33%増加し、最終レイアウト工程を短期化できるため、両社共通の顧客企業各社は、開発スケジュールの遅延リスクを最小限に抑えつつ、競争力のある製品をより短期間でマーケットに投入することができるようになる。

富士通セミコンダクター　事業本部　共通テクノロジ開発センター長代理　吉竹昭博氏は次のように語っている。「当社のカスタムSoCのお客様に、設計目標を達成できる最適な設計フローをご提供するのは、当社の重要な使命です。当社が提供するカスタムSoCソリューションに、Design Compilerの早期デザイン解析機能や、フィジカル設計考慮の先進の論理合成機能を組み込むことにより、論理と物理の協調設計の品質を大幅に高めることができます。この新しい設計フローによって集積度を33%向上させることが可能になり、当社のお客様はより多くの機能を実装することができるようになりました。これは、最先端の低消費電力SoCの開発にとって非常に重要な要素です」

デザイン解析機能によって、設計フローの初期段階で問題点の特定やwhat-if解析が可能になるため、高品質な設計データにより早く到達でき、より優れたRTLを基に論理合成を開始できるようになる。新しいモノトニック面積最適化エンジンは、集積度向上と消費電力削減を両立させることができる。配置と配線密集を考慮した最先端の論理合成により、配線し易いネットリストを生成できるため、論理合成と配置配線工程の間での設計のやり直しを削減でき、より短期間での設計収束が可能になる。様々なマーケット分野の設計チームが、この最新技術のメリットを活用し、より短期間での製品開発を実現している。 シノプシス　上席副社長兼デザイン・グループ・ジェネラルマネージャー　Antun Domicは次のように述べている。「富士通セミコンダクター様のような先進のカスタムSoC開発企業は、設計結果予測性の高いフローが自社とその顧客企業にもたらす価値を良く理解しておられます。今回の新しい設計フローの活用によって、富士通セミコンダクター様とその顧客企業は、非常に高度な設計目標を達成しつつ開発期間を短縮することができるようになります」