ニュースリリース - 2014年3月25日

シノプシス、インプリメンテーションの常識を一変させるIC Compiler Ⅱを発表 フィジカル設計の処理能力を10倍向上

実設計で有効な新テクノロジを生み出すため、半導体業界のリーディング・カンパニー各社がシノプシスと協業

概要

• デザインプランニングが10倍高速化、インプリメンテーションが5倍高速化、処理容量が2倍に向上。これらによりフィジカル設計処理能力が10倍に
• 全く新しいスケーラブルな基本構造、タイマー、アナリティカル最適化エンジンを採用
• 既に定着しているプロセス・ノードと最先端のノードの両方でプロダクション向けテープアウトに使用

2014年3月24日 カリフォルニア州マウンテンビュー発 - 半導体やエレクトロニクス・システムのイノベーションを加速させる開発用ソフトウェア、IP、技術サービスの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、インプリメンテーションの常識を覆すIC Compiler Ⅱを発表した。IC Compiler Ⅱ は、既に定着しているプロセス・ノードと最新ノードでの最先端デザインで使用されている配置配線ソリューションIC Compilerの後継ツールである。IC Compiler Ⅱは、一から再開発した新しいマルチスレッド技術基盤を元にしており、超大容量のデザイン・プランニング、独自のクロック生成テクノロジ、最先端のグローバル・アナリティカル最適化テクニックを提供する。IC Compiler Ⅱが提供するフィジカル設計処理能力10倍高速化は、生産性向上の新たな時代を切り拓くものとなる。先進的な顧客企業各社が既にIC Compiler Ⅱを使用してテープアウトに成功しており、そのうちの数社がその設計事例をサンタクララ・コンベンションセンターで開催されるSynopsys Users Group (SNUG) Silicon Valleyで発表する。IC Compiler Ⅱについての早期適用企業のコメントは下記を参照。

【処理能力10倍向上を実現したIC Compiler Ⅱ主要パートナー各社のコメント】

http://www.synopsys.com/ICCompilerII-quotes-jp/

シノプシス　デザイン・グループ　主席上級副社長兼ジェネラルマネージャー　Antun Domic は、次のように述べている。「RTL論理合成に始まって、スタティックタイミング解析技術、フィジカル・シンセシス技術の提供に至るまで、当社にはエレクトロニクス・デザインの手法を転換する技術革新を成し遂げてきた歴史があります。そして今回、IC Compiler Ⅱ によって新たな転換をもたらす分岐点に到達しました。処理速度向上のための技術をゼロから再度作り上げ、新しく開発したアルゴリズムを組み込むことによって、この新しいソリューションは想像を絶するレベルの処理能力向上を実現しました。フィジカル設計が新しい可能性の世界に踏み込むためのドアを開くことになるでしょう」

シノプシスのIC Compiler は、長年にわたり、その時点で主流となっているプロセス・ノードや最先端のノードで先進の高性能デザインを実現するための最高のソリューションとしての地位を守り続けてきた。その最先端ツールとしてのポジションを維持するための開発投資を継続するのと平行して、シノプシスは数年前から、設計者の生産性を桁違いに向上させることを目標に、全く新しい配置配線システムの開発に取り組み始めていた。この壮大な事業は、シノプシスだから持ちえた様々な資産の融合があったからこそ可能になった。平行開発の取り組みを継続していくための重厚な人的リソース、コア・アルゴリズムの抜本的な技術革新を実現するのに欠くことのできない最先端専門技術の蓄積、そして、新しいテクノロジを実際のデザインに適用することによって、より洗練されたものにするための知見を提供してくれる幅広い顧客企業との協業体制などである。こうした取り組みの成果が、シノプシスの最新配置配線ソリューション IC Compiler Ⅱとして結実した。IC Compilerの機能向上ならびに技術サポートは今後も継続していく。今後もIC Compilerを使用したい顧客企業の要望に応え、必要を感じたときにIC Compiler Ⅱに乗り換えられる機会を保証するためである。

IC Compiler Ⅱ は、新しいマルチスレッド技術基盤を元に、フィジカル設計に必要なあらゆる機能を搭載した配置配線システムであり、5億インスタンスを超えるデザインを扱うことができる。開発にあたっては、開発方針を再考し、再構築あるいは再利用してきた。例えば、これまでに無いデザイン処理能力を実現する一方で、業界標準となっている出入力フォーマットや、設計者が使い慣れたインターフェイスやプロセス・テクノロジ・ファイルはそのまま継承している。IC Compiler Ⅱ は、開発開始当初から、完全なチップレベル対応を実現すべくアーキテクチャを見直しており、デザインプランニング機能においては、メモリー使用量を1/5に削減する一方で処理速度を10倍に向上させるという、常識では考えられない能力を備えている。このため設計者は、様々なフロアプランの選択肢を短時間で検討でき、その後のインプリメンテーション工程にとって最良のフロアプランを選ぶことが可能になる。こうしたチップレベル設計機能を補完するのが、新しいグローバル・アナリティカル最適化エンジンや、全く新しいクロック・ジェネレータ、配線後の最適化で機能する独自のアルゴリズムなどを備えたブロックレベル設計機能である。これらによって、チップ面積やタイミング、消費電力の結果品質が大きく向上する。共役勾配法（CG法）ベース配置エンジンや、配線エンジンのZRouteといったIC Compilerが誇る先進のテクノロジはIC Compiler Ⅱ にも組み込まれているが、IC Compiler Ⅱ は、結果を出すまでのランタイムが5倍に高速化し、メモリー使用量は1/2に削減されている。ツール実行時間の短縮、最良のフロアプラン結果、優れた結果品質の実現、メモリー効率の高い実行環境などの組み合わせにより、設計のやり直しを大幅に削減することができ、設計生産性の更なる向上が実現する。

IC Compiler Ⅱ は、世界をリードする設計チームとの緊密な協業を通じて開発されており、2014年中旬の一般提供開始を予定している。