ニュースリリース 2014年4月30日

シノプシス、面積を50%削減する実チップ実証済みDesignWare USB 3.0ならびにUSB 2.0 femtoPHY IPを発表

14/16nm FinFETならびに28nmプロセスでのPHYの占有面積を削減できるため コンシューマ/モバイル/ストレージ/ネットワーク機器向けチップのコストを低減

概要

• 実装面積0.2mm2以下のDesignWare USB 2.0 femtoPHYならびに0.5mm2以下のDesignWare USB 3.0 femtoPHYにより、PHYの占有面積を削減しチップコストを低減
• 世界中で使用されているUSB 2.0機器との互換性を確保するため、USB 2.0仕様を完全サポートしたDesignWare USB 3.0 femtoPHY IP
• データ保持期間も消費電力を抑える機能により、確実にデータを保持した状態でバッテリー消費を抑制。USB Battery Charging v1.2仕様のサポートにより、携帯機器への急速充電を実現
• SoCの周辺長や面積を削減するため、最小限のピン数で開発
• 顧客企業の28nmならびに14/16nm FinFETシリコンで実証済み

2014年4月29日 カリフォルニア州マウンテンビュー発 - 半導体やエレクトロニクス・システムのイノベーションを加速させる開発用ソフトウェア、IP、技術サービスの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、実装面積を最大50% 削減できる新しいDesignWare USB femtoPHY IPを発表した。これにより、28nmならびに14/16nm FinFETプロセスでのシリコンの占有面積とコストを最小化できる。DesignWare USB femtoPHY IPは、28nmならびに14/16nm FinFETシリコン上で堅牢な性能を実証しており、設計者はSoC開発リスクを抑えつつ、これらの最先端プロセス・テクノロジでIPを実装できるようになる。DesignWare USB 3.0 femtoPHY IPならびにUSB 2.0 femtoPHY IPは、極めて小面積で実装できるよう最適化されているため、スマートフォンやタブレットといったモバイル機器、デジタルTVのような大量生産のコンシューマ機器、ストレージ機器、ネットワーク機器などに求められる厳しい要求に対応できる。

DesignWare USB 3.0ならびに2.0 femtoPHY IP（DWC SS USB femtoPHY Samsung 14nm FinFETならびにDWC HS USB femtoPHY Samsung 14nm FinFET）は、第三者機関が実施しているUSB-IF規格準拠テストに合格している。両PHY IPは、5V耐圧や3.3V伝送といったUSB-IF仕様を満たす、あるいは凌ぐデザインとなっているため、非常に堅牢な性能を提供でき、仕様上のあらゆるコーナー条件下でも稼動できるシステム構成が可能となる。また、SuperSpeed (USB 3.0 femtoPHY IPの場合のみ)、Hi-Speed、Full-Speed、Low-Speedオペレーションや、Host、Device、On-the-GoコンフィギュレーションといったあらゆるUSB実装に対応しているため、システム・アーキテクトにとっては、非常に幅広いSoCデザイン・オプションが得られる。

サムスン・エレクトロニクス社　ファウンドリ・マーケティング担当副社長　Shawn Han氏は次のように語っている。「当社は長年にわたってDesignWare USB IPを活用しており、今回の高品質なDesignWare USB 3.0ならびに2.0 femtoPHY IPでもシリコン一発完動を達成しました。当社のファウンドリで実チップに実装したDesignWare USB femtoPHY IPは、USB-IF規格準拠テストに合格した最初の14nm FinFETシリコンです。極めて小さな面積でPHYを実装できるため、当社のお客様は、開発製品の市場競争力を高め、USB接続機能の搭載が容易になります。シノプシス社のfemtoPHYの活用により、大量生産のモバイル機器やコンシューマ機器に求められるコスト、低消費電力、性能、開発期間短縮に対する要求を満たすことができ、このことは変化の激しいマーケットで当社が勝ち残るための非常に重要な要素となっています」

画像：14nm FinFET プロセスで実装したDesignWare USB 3.0 femtoPHYが示す優れたアイ・ダイアグラムとマージン

シノプシスは、設計者がUSB規格準拠認証に必要な機能や性能を犠牲にすることなく、開発対象のデザインにとって最適なUSB実装を選択できるようUSB 3.0ならびに2.0 femtoPHY IPを開発している。高い性能が必要な場合には、DesignWare USB 3.0 femtoPHYが提供するSuperSpeed USB（USB 3.0）仕様準拠の5.0Gbpsデータ転送レートで実装できる。性能要求が厳しくないデザインの場合には、DesignWare USB 2.0 femtoPHYが提供するHi-Speed USB（USB 2.0）仕様準拠の480MHzデータ転送レートで実装すればよい。どちらのfemtoPHYも、SoC周辺部のピン数を最小化するよう開発されているため、SoCの面積やコストを削減することができる。消費電力抑制機能は、PHYが動作していない時のバッテリーの消耗を最小限に抑える一方で、短時間ですばやくパワーオン・モードに回帰するためのあらゆるPHYステートを維持できる。さらに、USB Battery Charging v1.2仕様やUSB On-The-Go (OTG) v2.0プロトコルもサポートしている。

USB Implementers Forumの議長兼COO　Jeff Ravencraft氏は次のように語っている。「シノプシス社は、過去18年間以上の長きに渡ってUSB IFのアクティブ・メンバーとして貢献しており、USB 3.0や2.0のチップ統合を容易にし、両インターフェイスの普及を促進してくれるIP製品を開発し続けてきました。USB-IFによる認証は、USB IFのインターオペラビリティ基準を満たし、各USB仕様に準拠している製品に与えられます。今回の新しい小面積femtoPHY IPにより、製造企業は、USB3.0および2.0テクノロジを短期間で開発中のチップに組み込むことができるようになります」

シノプシス　IP&プロトタイピング　マーケティング担当副社長　John Koeter は次のように述べている。「SoC設計者は、当社のUSB IPを使用して3,000種以上のデザインを100種以上のプロセス・テクノロジで実装しています。この実績が、当社が10年以上にわたってUSB IPのリーディング・プロバイダとなっていることの証です。常に最先端のプロセス・テクノロジに対応した高品質なIPを提供してきた当社の専門技術と実績が、お客様各社のデザインに求められている非常に厳しい要件の確実な達成を可能にしているのです。今回のFinFETシリコン・プロセスで実証済みのDesignWare USB 3.0ならびに2.0 femtoPHY IPにより、お客様各社は、より小さく、より低コストな、そしてより高性能なSoCを求める業界の要求に応えた製品を実現できるようになります」

提供時期
DesignWare USB 3.0ならびに2.0 femtoPHY IPは、28nmならびに14/16nm FinFETプロセス向けに既に提供を開始している。

DesignWare IPについて
シノプシスは、システムオンチップ向けの高品質かつシリコン実証済みIPのリーディング・プロバイダである。シノプシスの多岐にわたるDesignWare IP群は、デジタル・コントローラIP/PHY/検証用IPからなる完全なインターフェイス (業界標準プロトコル) IP、アナログIP、組込みメモリー、ロジック・ライブラリ、プロセッサ・コアとそのサブシステムで構成されている。IPに関連するソフトウェア開発とハードウェア/ソフトウェア統合を容易にするため、シノプシスは、これらのIPのドライバ・ソフトウェア、トランザクション・レベル・モデルそしてバーチャル・プラットフォームも提供している。また、FPGAベースのハードウェア・プロトタイピング・ソリューション HAPSを使用すれば、開発中のIPとそれを組み込むSoCがシステム全体の仕様に適合しているかどうかのバリデーションを実行できる。さらにバーチャル・プロトタイプ作成ツール Virtualizerを使用することにより、これらのIPあるいはSoC全体に必要となるソフトウェアの開発を、ハードウェア完成後に行う従来手法に比べてはるかに早い段階で開始できる。DesignWare IPは、信頼性の高い開発手法、品質確保のための巨額の投資の所産であるだけでなく、IPプロトタイプおよびソフトウェア開発環境や、包括的な技術サポートとともに提供されているため、設計者は、IPのSoCへの統合リスクを最小化し、最終製品の市場投入までにかかる期間を短縮することができる。詳細情報はhttp://www.synopsys.com/designwareより入手可能。