ニュースリリース　- 2016年11月15日

シノプシス、7nmプロセスに向けてテストならびに歩留まり解析ソリューションを強化

FinFET ならびに最先端プロセスで発生する微細な欠陥への対処に向けてテスト品質を向上

概要

• 7nm デザインのための、セル内部を含めた革新的なスラックベース・テストにより、欠陥解析カバレッジが向上
  
• FinFET SRAM の新しい欠陥モデリングとテスト・アルゴリズムにより、7nm メモリーのテスト / リペアが効率化
  
• 7nm に向けた新しい故障診断ならびに歩留まり解析ソリューションにより、テスト期間を短縮
  

2016 年11 月14 日 カリフォルニア州マウンテンビュー発 – シノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、最先端7nm SoC のテスト / リペア / 故障診断 / 歩留まり解析の品質を向上させるため、FinFET 特有の欠陥に対する解析を実行できるテスト / 歩留まり解析ソリューションを発表した。欠陥解析カバレッジの向上と、7nm プロセスで製造されるロジック / メモリー / 高速ミックスドシグナル回路の最先端テストならびに故障診断手法の確立に向け、シノプシスは半導体企業各社と協業を重ねてきた。この協業の結果、必要な新機能をTetraMAX^® II ATPG、DesignWare^® STAR Memory System^®、DesignWare STAR Hierarchical System からなるシノプシスの論理合成ベース・テスト・ソリューションに短期間で搭載することが可能となった。

半導体企業各社は、最先端の7nm プロセスに向けて設計能力の向上を目指している一方で、テスト品質の向上と歩留まり管理の問題にも直面している。こうした問題を解決するため、シノプシスのテスト・ソリューションは、最先端のプロセス・ノードで多発するようになる欠陥を特定できる革新的なテクノロジを提供する。

ロジック回路に関しては、抵抗値のスイープ情報をベースにしたモデリングなどの新しいモデリング・テクニックにより、セル内部のスラックベース・テストの機能が向上し、最先端の7nm プロセスで多発してくるセル内のパーシャル・ブリッジ * 訳注） のような欠陥を特定することが可能となっている。

組込みメモリーのテスト / リペアに関しては、主要ファウンダリとの協業で得た知見を元に開発した独自のアルゴリズムがDesignWare STAR Memory System ソリューションに組み込まれており、これにより、抵抗値の高いフィン・ショート、フィン・オープン、ゲート-フィン間ショートといった欠陥を特定し修正することができる。またDesignWare STAR Hierarchical System は、DesignWare PHY IP の開発で高い製造 / キャラクタライゼーション・テスト・カバレッジを達成しており、階層構造のSoCで力を発揮する。
* 訳注）パーシャル・ブリッジ： 完全ショートではなく僅かにショートしている状態＝抵抗値が非常に高い状態

また、セル内部情報をデータベースを介してTetraMAX II ATPG とYield Explorer^® 間で共有できようになっているため、セル内の特定エリアに潜む欠陥を抽出することができる。テストと故障診断の組み合せた手法の改善により、7nm での欠陥特定能力が向上し、量産工程での欠陥解析と歩留まり向上を短期間で実現できるようになる。

シノプシス　IP&プロトタイピング　マーケティング担当副社長　John Koeter は次のように述べている。「最先端の7nm FinFET プロセスでは、複雑性はもとよりプロセスばらつきも頻発するようになるため、これまで以上に強力なテスト / 歩留まり解析テクノロジが必要になってきます。当社のIP 開発部門では、STAR Memory System やSTAR Hierarchical System とあわせてTetraMAX ATPG も使用して、テスト / リペア / 診断を実行しています。そのため、当社の7nm IP を用いて設計を行われるお客様各社では、開発期間を削減しつつ製品品質と歩留まりを向上させることが可能となります」

シノプシス　デザイン・グループ　プロダクト・マーケティング担当副社長　Bijan Kiani は、次のように述べている。「包括的なテスト / 歩留まりソリューションのリーディング・プロバイダであるシノプシスは、設計者の皆様が設計品質の向上と短期間での歩留まり達成を実現できるソリューションのご提供をコミットしています。当社は、世界中の代表的な半導体企業各社との協業を継続してきており、これを通じて最先端のFinFET プロセスへの対応に必要となる要件を満たした革新的なソリューションをご提供しております。こうした技術革新により、当社のお客様各社では、7nm テクノロジをいち早く活用できるようになり、高性能なSoC 開発という目標を達成可能になります」

シノプシスの合成ベース・テスト・ソリューションについて
シノプシスの合成ベース・テスト・ソリューションは、DFTMAX ならびにDFTMAX Ultra（テスト圧縮ソリューション）、TetraMAX I ならびにTetraMAX II（パワー考慮のロジック・テストならびにシリコン診断ソリューション）、DFTMAX　LogicBIST（インシステム・セルフテスト・ソリューション）、SpyGlass^® DFT ADV（RTLテスト容易性解析ソリューション）、DesignWare STAR Hierarchical System（SoC上のIP / コアの階層テスト・ソリューション）、DesignWare STAR Memory System（組込みテスト / リペア / 診断ソリューション）、Z01X（故障シミュレータ）、Yield Explorer（デザイン・ベース・イールド解析ソリューション）、Camelot^TM（CAD ナビゲーション・システム）で構成されている。

シノプシスのテスト・ソリューションでは、組込みテスト・テクノロジとRTL 合成ソリューション Design Compiler^® が緊密に統合されているため、論理機能とテスト容易性を考慮したタイミング / 消費電力 / 面積 / 配線密度の最適化を実行することができ、最終的な設計収束を最短期間で達成することができる。また、Design Compiler（論理合成ソリューション）、IC Compiler^TM II（配置配線ソリューション）、PrimeTime（スタティックタイミング・サインオフ・ソリューション）などのGalaxy デザイン・プラットフォーム構成ツール群とも緊密に統合されているため、設計とテストの両目標を満たした開発をより短期間で達成し、より高い故障カバレッジと短期間でのイールド向上を実現することができる。

シノプシスについて
Synopsys, Inc.（Nasdaq上場コード:SNPS）は、我々が日々使用しているエレクトロニクス機器やソフトウェア製品を開発する先進企業のパートナーとして、半導体設計からソフトウェア開発に至る領域（Silicon to Software）をカバーするソリューションを提供している。電子設計自動化（EDA）ソリューションならびに半導体設計資産（IP）のグローバル・リーディング・カンパニーとして長年にわたる実績を持ち、ソフトウェア品質/セキュリティ・ソリューションの分野でも業界をリードしており、世界第15 位のソフトウェア・カンパニーとなっている。シノプシスは、最先端の半導体を開発しているSoC（system-on-chip）設計者、最高レベルの品質とセキュリティが要求されるアプリケーション・ソフトウェアの開発者に、高品質で信頼性の高い革新的製品の開発に欠かせないソリューションを提供している。詳細な情報は、 http://www.synopsys.com/japan より入手可能。