ニュースリリース - 2017年5月23日

シノプシス、業界初のマルチ・プロトコル対応7nm FinFETプロセス向けPHY IPの提供を開始

機械学習や人工知能などの高性能コンピューティング・アプリケーション向けに消費電力と面積を35%以上削減できるDesignWare PHY IP

概要

• PCI Express^®、Ethernet、SATA、新しいアクセラレータ向けキャッシュ・コヒーレント・インターコネクト（CCIX：Cache Coherent Interconnect for Accelerators）などの複数のプロトコルをサポートするDesignWare^® Multi-Protocol 25G PHY

• 最先端のパワーマネージメント機能を搭載したコンパクトなPHY IPにより、アクティブ時の消費電力を大幅に削減

• ネットワーキングやコンピューティング・アプリケーションで、電源変動や温度変化に依存せず最適なパフォーマンスを実現するプログラマブルなコンティニュアス・キャリブレーション・アダプション・アルゴリズム 

• チップ間接続、ポート接続、バックプレーン接続のサポートにより、システム統合を容易化

2017年5月22日 カリフォルニア州マウンテンビュー発 - シノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、機械学習や人工知能などの高性能コンピューティング・アプリケーション向けにDesignWare Multi-Protocol 25G PHY IPの提供を開始すると発表した。このPHY IPにより、設計者は、7nmおよび16nm FinFETプロセス SoCにPCI Express 4.0、25G Ethernet、SATA、CCIXなどのプロトコルを効率よく組み込める柔軟性を手にすることができる。このマルチ・プロトコル対応25G PHYは、16G PHYと比べて消費電力と面積を35%以上削減でき、また出力振幅低減機能やディシジョン・フィードバック・イコライザ（DFE）バイパス機能といった追加パワー・マネージメント機能も提供している。さらにプログラマブルなコンティニュアス・キャリブレーション・アダプション（CCA）機能により、通信負荷が過酷なデータ・センターなどでクリティカルな要因となる電源変動や温度変化に左右されることなく、最適なパフォーマンスを実現することができる。このマルチ・プロトコル25G PHYをシノプシスのデジタル・コントローラIPや検証用IPと組み合わせることにより、設計者は、業界標準のプロトコル仕様に準拠したローレイテンシで消費電力効率の高い完全なIPソリューションを活用することができる。

Semico Research and Consulting Group　主席アナリスト　Richard Wawrzyniak氏は次のように語っている。「インターネットのピーク時のトラフィックは、2016年から2020年にかけて世界規模で4.6倍に膨れ上がると予想されています。これは、年平均長率（CAGR）で36％のペースの増加であり、半導体開発企業では、データ・センター向けSoCに求められる広帯域の要請に応えるために新しい機能を組み込む必要に迫られています。こうしたSoCに搭載されているIPブロックの数は、2016年時点で平均151個ですが、2020年には246個になると考えられています。当社は、シノプシス社のDesignWare Multi-Protocol 25G PHY IPのようなハイスピードSerDesソリューションが、高いデータ転送レート実現の鍵を握ると考えています」

DesignWare Multi-Protocol 25G PHY IPは、複雑化する設計要件への対応を可能にするための独自機能を搭載している。主なものは下記のとおりである。 

• データ変換ロスの多いチャネルでも高品質なデータ転送を維持しつつ複数のプロトコル構成を柔軟にサポートできるクロック乗算ユニット（デュアルPLLやディバイダなど）

• 優れた信号整合性やジッタ性能を可能にする連続時間リニア・イコライザ（CTLE）、ディシジョン・フィードバック・イコライザ（DFE）、フィード・フォワード・イコライザ（FFE）などの高性能アナログ・フロントエンド

• チャネル品質を効率よく評価し、外部テスト機器を使用することなくシステム性能のテスト性と可視性を確保するためのOn-dieテスト機能を提供する組込みビット・エラー・レート評価回路

シノプシス　IP担当副社長　John Koeterは次のように述べている。「ネット接続機器の増加に伴ってデータ・トラフィックは世界規模で増加の一途をたどっており、ネットワーク上でのデータ転送をより高速化する必要に迫られています。DesignWare Multi-Protocol 25G PHY IPは、さまざまな内部接続プロトコルを搭載する必要のある高性能コンピューティング・アプリケーション向けSoCに、より大きな帯域と高い通信品質をご提供します」

提供開始時期ならびに参考情報

DesignWare Multi-Protocol 25G PHY IPのTSMC 7nm FinFETプロセス・フル・シリコン・デザインキットは、既に提供を開始している。TSMC 16nm FinFETプロセス・フル・シリコン・デザインキットは、2017年10月の提供開始を予定している。

• DesignWare Multi-Protocol 25G PHY IPの詳細

  https://www.synopsys.com/dw/ipdir.php?ds=dwc_multi_protocol_25g_phy

• データシート

  https://www.synopsys.com/dw/doc.php/ds/c/dwc_multi_protocol_25g_phy_ds.pdf 

DesignWare IPについて

シノプシスは、システムオンチップ向けの高品質かつシリコン実証済みIPのリーディング・プロバイダである。シノプシスの多岐にわたるDesignWare IP群は、ロジック・ライブラリ、組込みメモリー、組込みテスト、アナログIP、有線・無線通信向けインターフェイス（業界標準プロトコル）IP、セキュリティIP、組込みプロセッサ・コアとそのサブシステムで構成されている。IPに関連するソフトウェア開発とハードウェア/ソフトウェア統合を容易にするため、シノプシスのIP Acceleratedイニシャティブは、IPプロトタイピング・キット、IP向けソフトウェアの開発キット、IPサブシステムを提供している。DesignWare IPは、信頼性の高い開発手法、品質確保のための巨額の投資の所産であるだけでなく、包括的な技術サポートとともに提供されているため、設計者は、IPのSoCへの統合リスクを最小化し、最終製品の市場投入までにかかる期間を短縮することができる。

詳細情報はhttps://www.synopsys.com/designwareより入手可能。 

シノプシスについて

Synopsys, Inc.（Nasdaq上場コード:SNPS）は、我々が日々使用しているエレクトロニクス機器やソフトウェア製品を開発する先進企業のパートナーとして、半導体設計からソフトウェア開発に至る領域（Silicon to Software）をカバーするソリューションを提供している。電子設計自動化（EDA）ソリューションならびに半導体設計資産（IP）のグローバル・リーディング・カンパニーとして長年にわたる実績を持ち、ソフトウェア品質/セキュリティ・ソリューションの分野でも業界をリードしており、世界第15位のソフトウェア・カンパニーとなっている。シノプシスは、最先端の半導体を開発しているSoC（system-on-chip）設計者、最高レベルの品質とセキュリティが要求されるアプリケーション・ソフトウェアの開発者に、高品質で信頼性の高い革新的製品の開発に欠かせないソリューションを提供している。詳細な情報は、https://www.synopsys.com/ja-jp　より入手可能。