ニュースリリース - 2017年3月21日

TSMC社の12nmプロセスでのシノプシス IC Compiler IIの認証が完了

12nmでの早期量産デザインに向け シノプシスのデジタル/サインオフ/カスタム・AMS設計ツールの準備が完了

概要

• 12nmでのフィジカル設計フローを可能にした配置配線ソリューション IC CompilerTM II とフィジカル検証サインオフ・ソリューション IC Validator
  
• IC Compiler II による新しいスタンダード・セル構造のサポートをはじめとする革新的な面積最適化テクノロジを共同開発
  
• Process Design Kits（PDK）とともにTSMC社12nmプロセス対応を完了したCustom CompilerTM
  

2017年3月15日 カリフォルニア州マウンテンビュー発 – シノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、TSMC 社が、同社の12nm FinFETテクノロジのほとんどのバージョンへのシノプシス Galaxyデザイン・プラットフォーム・ツール群の対応を認証したと発表した。今回の認証により、配線ルール、フィジカル検証ランセット、サインオフ制度の抽出テクノロジ・ファイル、SPICEとの相関性を持ったタイミングならびにインターオペラブルPDK（iPDK）といった最新FinFETプロセス向け設計関連技術が適用可能となった。iPDK により、Custom Compilerも12nm 対応を完了している。

この高密度な低消費電力プロセスの利用を促進するため、IC Compiler II は、16FFC のIP でも用いられている新しいスタンダード・セル・アーキテクチャに対応している。今回の協業を通じて、IC Compiler II の配置 / 位置修正コア・エンジンにはエンハンスメントが施されており、分割配置とセルの置き換えを最小化しつつセル利用率を最大化することが可能となっている。12nm iPDK の提供により、設計者は、Custom Compiler のレイアウト・アシスタント機能を活用して、FinFET レイアウトにかかる期間を削減できる。

TSMC社 デザイン・インフラストラクチャ・マーケティング担当　シニア・ディレクター Suk Lee 氏は次のように語っている。「この高密度/低消費電力プロセスは、高度に差別化されたデザインを可能にするための幅広い選択肢をお客様にご提供します。当社がシノプシス社と行っている協業により、設計者の皆様による12nmプロセス・テクノロジの活用を促進することができます」

シノプシス　デザイン・グループ　プロダクト・マーケティング担当副社長　Bijan Kiani は次のように述べている。「TSMC 社との長年にわたる協業は、最新プロセス・テクノロジ・ノードの早期活用を可能にする上で重要な鍵を握っています。12nm 認証を終えたGalaxy デザイン・プラットフォームをご活用いただくことにより、お客様各社では、先進プロセスの活用と製品開発の時期を早め、製品の市場投入にかかる期間を短縮することができます」

シノプシスについて
Synopsys, Inc.（Nasdaq上場コード:SNPS）は、我々が日々使用しているエレクトロニクス機器やソフトウェア製品を開発する先進企業のパートナーとして、半導体設計からソフトウェア開発に至る領域（Silicon to Software）をカバーするソリューションを提供している。電子設計自動化（EDA）ソリューションならびに半導体設計資産（IP）のグローバル・リーディング・カンパニーとして長年にわたる実績を持ち、ソフトウェア品質/セキュリティ・ソリューションの分野でも業界をリードしており、世界第15位のソフトウェア・カンパニーとなっている。シノプシスは、最先端の半導体を開発しているSoC（system-on-chip）設計者、最高レベルの品質とセキュリティが要求されるアプリケーション・ソフトウェアの開発者に、高品質で信頼性の高い革新的製品の開発に欠かせないソリューションを提供している。詳細な情報は、 http://www.synopsys.com/japan より入手可能。